close
GlobalFoundries：2019年量產12奈米 FD-SOI製程 性能等同於10奈米 FinFET
GlobalFoundries與三星聯手開發14奈米 FinFET，並獲得AMD CPU/GPU全面採納，又與AMD簽訂五年晶圓供應合約共同開發7奈米製程，GlobalFoundries最近發展得很順利，接下來又要進軍12奈米製程了，但走的是道路有些特殊：FD-SOI(全耗盡型絕緣層上矽)。
目前半導體製程已經全面從2D電晶體轉向3D電晶體，Intel、台積電、三星以及GlobalFoundries都在開發中。
另一方面，AMD雖然製程上一直落後，但有個獨門密技那就是SOI(絕緣層上矽)，當年與藍色巨人IBM合作開發，可以將製程提高半代水平，其優秀表現也是有目共睹的。
不過，AMD進入32奈米之後就拋棄了SOI，不過獨立後的GlobalFoundries一直保留著SOI技術，還收購了IBM的相關技術，後者最新的Power8就是採用22奈米 SOI製程製造的。
GlobalFoundries之前已經全球第一家實現22奈米 FD-SOI(22FDX)，號稱性能功耗指標堪比22奈米 FinFET，但是製造成本與28奈米相當，適用於物聯網、行動晶片、RF射頻、網路晶片等，已經拿下50多家客戶，2017年第一季度量產。
現在，GlobalFoundries又宣布了全新的12奈米 FD-SOI(12FDX)製程，計劃2019年投入量產。
GlobalFoundries表示，12FDX製程的性能等同於10奈米 FinFET，但是功耗和成本低於16奈米 FinFET，相比現有FinFET製程性能提升15％，功耗降低50％，光罩成本比10奈米 FinFET減少40％！
它還將提供業界最寬泛的動態電壓，通過軟體控制電晶體大大提升設計彈性，在高負載時可提供最高性能，靜態時則具備更高能效。
該製程也是針對低功耗平台的，包括行動計算、5G網路、人工智慧、自動駕駛等等，NXP半導體、VeriSilicon半導體、CEATech、Soitec等都參與了合作。
GlobalFoundries正在德國德累斯頓Fab 1晶圓廠推進12FDX製程的研發，預計2019年上半年完成首批流片，並在當年投入量產。
GlobalFoundries現在是雙管齊下：低功耗方面主打22/12DFX，尤其後者可以替代10奈米 FinFET；高性能方面直接進軍7奈米 FinFET。
TechFeed科技讀報 2016-09-11
https://techfeed.today/2016/09/11/globalfoundries%EF%BC%9A2019%E5%B9%B4%E9%87%8F%E7%94%A212%E5%A5%88%E7%B1%B3-fd-soi%E8%A3%BD%E7%A8%8B-%E6%80%A7%E8%83%BD%E7%AD%89%E5%90%8C%E6%96%BC10%E5%A5%88%E7%B1%B3-finfet/
-----------------------------------------------
格羅方德推12奈米FD-SOI製程 拓展FDX路線圖
半導體晶圓廠格羅方德發表全新的12nm FD-SOI半導體工藝平台12FDXTM，實現了業內首個多節點FD-SOI路線圖，從而延續了其領先地位。新一代12FDXTM平台建立在其22FDXTM平台的成功基礎之上，專為未來的移動計算、5G連接、人工智能、無人駕駛汽車等各類應用智能係統而設計。
隨著數以百萬計的互聯設備出現，世界正在逐步融合為一體，眾多新興的應用也不斷要求著半導體的進一步創新。用於實現這些應用的芯片正逐漸演進為微系統，集成包括無線連接、非易失性存儲器以及電源管理等在內的越來越多的組件，這不斷驅動著對超低功耗的需求，格羅方德半導體全新的12FDX工藝正是專為實現這前所未有的系統集成度、設計靈活性和功耗調節而設計。
12FDX為系統集成樹立了全新標準，提供了一個將射頻（RF）、模擬、嵌入式存儲和高級邏輯整合到一個芯片的優化平台。此外，該工藝還通過軟件控制晶體管實現按需提供峰值性能，同時平衡靜態和動態功耗以取得頂級能效，實現業內最廣泛的動態電壓調節和無與倫比的設計靈活性。
格羅方德半導體首席執行官Sanjay Jha表示，某些應用需要FinFET晶體管的高級性能，但大多數聯網設備需要在性能和功耗之間實現更高的集成度和靈活性，同時還要求低於FinFET的成本。
格羅方德的22FDX和12FDX工藝為打造下一代智能系統提供了一條新路徑，填補了行業路線圖的空白。格羅方德的FDX平台可大幅降低設計成本，重新打開了先進節點遷移的大門，並促進生態系統內的進一步創新。
格羅方德半導體全新的12FDX工藝基於一個12nm全耗盡平面晶體管（FD-SOI）平台，能夠以低於16nm FinFET的功耗和成本提供等同於10nm FinFET的性能。該平台支持全節點縮放，性能比現有FinFET工藝提升了15%，功耗降低了50%。
林利集團的創始人兼首席分析師Linley Gwennap則評價，芯片製造已經不再是將某一個微縮工藝用於一切產品。雖然FinFET是最高性能產品的首選技術，但對於許多成本敏感型的移動和物聯網產品來說，其要求以盡可能低的功耗提供仍然足夠的時鐘速度，行業路線圖並不夠清晰。格羅方德半導體的22FDX和12FDX技術定位恰到好處，填補了這一空缺，為先進節點設計提供了另一個替代遷移路徑，尤其是針對那些希望降低功耗卻不增加量產成本的設計。格羅方德半導體現在是22nm及以下節點FD-SOI的唯一提供者，在業內擁有明確的差異化特徵。
IBS, Inc創始人兼CEO Handel Jones也表示，FD-SOI技術能夠為那些需要差異化設計的廠商實現功耗、性能和成本之間的實時權衡。格羅方德推出全新12FDX，提供了業內首個FD-SOI路線圖，為先進節點設計提供了一條最低成本的遷移路徑，有助於實現未來的智能客戶端、5G、AV/VR和汽車市場互聯繫統。
目前，格羅方德位於德國德累斯頓的正在全力準備進行12FDX平台的研發活動和後續生產，客戶流片預計將於2019年上半年啟動。
恩智浦半導體i.MX應用處理器產品線副總裁Ron Martino也指出，恩智浦半導體公司的下一代多媒體應用處理器正在使用FD-SOI的優勢，以奠定其在汽車、工業和消費應用中提供超低功耗和按需調整性能的領先地位。
格羅方德半導體的12FDX技術將FD-SOI拓展到了下一個節點，是對這個行業一個極大的補充。其將會進一步擴大平面結構器件提供更低風險、更廣泛動態範圍以及更具競爭力性價比的能力，從而實現未來的智能聯網安全系統。
芯原股份有限公司總裁兼首席執行官戴偉民表示，公司利用其平台化芯片設計服務（SiPaaS）和為片上系統提供一流IP和設計服務的經驗，成為FD-SOI設計的先行者之一。FD-SOI技術的獨特優勢為公司在汽車、物聯網、移動連接和消費電子市場細分領域具備了差異化特徵。芯原期待擴大和格羅方德半導體的合作，利用其12FDX向中國市場的客戶提供高質量、低功耗和經濟高效的解決方案。
法國原子能中心科研所（CEA Tech）下屬研究機構CEA-LETI首席執行官Marie Semeria指出，12FDX的發展將在功耗、性能和智能調節方面實現另一個突破，因為12nm能夠實現最佳的雙重曝光，而且能夠以最低的製程複雜度提供最好的系統性能和功耗。LETI團隊和格羅方德半導體在美國和德國為了FD-SOI技術的擴展路線圖相互協作，取得了這個可喜的成果，其將成為實現聯網設備的片上系統完全集成的最佳平台。
Soitec的首席執行官Paul Boudre則說，非常高興看到22FDX擁有強大的發展動力，擁有非常堅定的無晶圓廠商客戶採用者。格羅方德12FDX技術將進一步擴大FD-SOI的市場普及。Soitec已經做好充分的準備來支持格羅方德半導體，為其提供高產量、高質量的22nm至12nm的FD-SOI襯底。這是一個驚人的機會，為新的移動和連接應用發展提供了及時的巨大動力。
【CTIMES 編輯部 報導】 2016年09月09日 星期五
------------------------------------------------------
FD-SOI製程決勝點在14奈米！
產業資深顧問Handel Jones認為，半導體業者應該盡速轉移14奈米FD-SOI (depleted silicon-on-insulator)製程，利用該技術的眾多優勢…
半導體與電子產業正努力適應製程節點微縮至28奈米以下之後的閘成本(gate cost)上揚；如下圖所示，在製程微縮同時，每單位面積的邏輯閘或電晶體數量持續增加，其速率高於晶圓片成本增加的速率。在另一方面，當製程特徵尺寸縮減時，晶片系統性與參數性良率會降低，帶來較高的閘成本。
20160615 FDSOI NT01P1
在理想環境下，每單位面積良率(yield per unit area)會與特徵尺寸的縮減一致，因而帶來閘成本的下降；不過現實情況並非如此，因為越來越多的疊對(overlay)等等因素會影響良率。當製程特徵尺寸縮小，也會帶來性能提升以及整體功耗的降低，但代價是更高的閘成本。
製程節點轉移至5奈米，需要採用深紫外光(EUV)微影技術；EUV雖然可以減少多重圖形(multiple patterning)步驟以及疊對問題導致的良率損失，晶圓處理成本將會提升，因此導致閘成本跟著提高。半導體產業可以採用現有的技術藍圖嘗試提高系統與參數良率，或者是評估其他的技術選項。
180奈米(0.18微米)晶圓代工市場的需求量仍然很高，而28奈米的12吋晶圓產量在接下來10~15年將超過150K WPM；因此，新一代的製程技術選項可以擁有約20~30年的生命週期。
除了FinFET之外的技術選項是FD-SOI，對該技術功能的分析顯示，其性能與功耗等同於甚至超越FinFET；雖然FinFET結構能為數位設計提供優勢，但在高頻以及類比混合訊號設計方面，FinFET架構卻有成本與技術上的劣勢。
相較於其他製程技術選項，物聯網(IoT)與Wi-Fi組合晶片等應用，能以FD-SOI達到最佳實現。下表是以16/14奈米FinFET與14奈米FD-SOI晶圓製造成本的比較；分析顯示，14奈米FD-SOI晶圓成本比16/14奈米FinFET低了7.3%，最重要的原因是前者光罩步驟數較少，因此也縮短了晶圓廠生產FD-SOI晶圓的週期。
20160615 FDSOI NT01P2
雖然晶圓成本很重要，對使用者來說還有一個更重要的因素是閘成本；這些成本的比較如下表所示。閘成本是基於晶圓成本、晶片尺寸、產品良率的組合，假設FinFET與FD-SOI兩種製程技術生產的晶片尺寸相當，14奈米FD-SOI的閘成本比16/14奈米FinFET低了16.6%，而晶圓廠指標(wafer fab metrics)也相當。這顯示了FD-SOI頗具競爭力的優勢。
20160615 FDSOI NT01P3
此外FinFET製程與FD-SOI製程產品的性能也差不多，FD-SOI的功耗則因為使用反偏壓(back biasing)與閾值電壓(threshold voltage)而低於FinFET；反偏壓是在FD-SOI環境中達成性能與功耗權衡的關鍵因素。
FD-SOI可望微縮至7奈米節點
ARM發表過一篇分析報告，指出Globalfoundries的22奈米FD-SOI技術，能讓很多設計在性能與功耗方面與14LPP製程媲美；而期望14奈米FD-SOI能擁有更低的成本，並有效因應許多正嘗試以10奈米或7奈米FinFET製程實現之設計的性能與功耗問題。
此外，法國研究機構CEA-Leti已經分析過了將FD-SOI製程微縮至7奈米的潛力，其結果如下圖所示；能微縮至7奈米，意味著FD-SOI可以擁有超過30年的生命週期，特別是針對物聯網以及其他低功耗混合訊號設計。
20160615 FDSOI NT01P4
Globalfoundries已經建立了22奈米FD-SOI晶圓產能，並證實在數位、混合訊號與RF功能性方面表現優異；三星電子(Samsung Electronics)建立了28奈米FD-SOI產能，採用該製程實作的設計數量正快速增加；意法半導體(STMicroelectronics)也有28奈米FD-SOI產能，而且是第一家能顯示該製程超越28奈米高介電金屬閘極(HKMG)塊狀CMOS製程的競爭力。
對於14奈米FinFET技術的採用者來說，轉移至14奈米FD-SOI製程可取得明顯的好處；製程轉移成本應該不高，因為後段製程(BEOL)可以是相同的。雖然新的程式庫與IP還需要開發以及認證，14奈米FD-SOI製程的生命週期應該有20~30年。
FD-SOI是FinFET與三閘極電晶體架構(Tri-Gate)的互補技術；對半導體產業來說很重要的是，最佳技術應該是針對關鍵應用，而非讓晶圓供應商聚焦於最大化FinFET結構的財務優勢。在法國南部以非常少量專業技術崛起的FD-SOI，現在已是具備全球市場能見度的高利潤技術，半導體業者應該考慮快速轉移至該製程以體驗其優勢。
編譯：Judith Cheng
(參考原文： FD SOI Benefits Rise at 14nm，by Handel Jones)
EE Times Taiwan 電子工程專輯 2016年6月15日Handel Jones
http://www.eettaiwan.com/news/article/20160615NT01-FDSOI-14nm
------------------------------------------------------------------------------
FD-SOI會是顛覆性技術嗎？
全耗盡型絕緣上覆矽(FD-SOI)製程技術正從原本的「遲到」(too-late)位置搖身一變，成為可望在物聯網(IoT)與汽車市場取代鰭式場效電晶體(FinFET)的理想替代方案了。對於許多人來說，業界主導廠商代表出席一場相關領域的業界活動，象徵著為這項技術背書。
「我認為，FD-SOI正蓄勢待發。也許還得經過幾年的時間，但它終將獲得新的動能，並發展成為一項關鍵技術，」International Business Strategies (IBS)創辦人兼執行長Handel Jones指出。
相較於FinFET，FD-SOI具備更多優點。雖然FinFET的性能極高，但少了成本效率。FD-SOI基板雖然較昂貴，但製程卻較低功耗、bulk性能更好，也更適用於RF——而這正是IoT的關鍵。從設計的觀點來看，FD-SOI較簡單，讓工程師在矽後(post-silicon)仍能調整產品。
VLSI Research調查選擇FD-SOI的主要原因
「如果全球最大的公司——英特爾(Intel)在進入真正的14nm時遇到困難，你就會知道這項技術並不簡單。」VLSI Research執行長Dan Hutcheson補充說，決定採用FD-SOI製程存在一些商業因素。「最重要的原因在於其設計較簡單，上市時程也變得更快了——特別是對於一家規模較小的組織而言。我知道有許多人反而不喜歡它像是便宜版的FinFET，但它確實如此。」
VLSI Research針對半導體業者的FD-SOI發展藍圖展開調查
在日前於美國加州舉行的FD-SOI研討會上，業界大廠也支持Hutchenson的看法。恩智浦(NXP )詳述採用28nm FD-SOI成功打造i.MX 7和其它8款處理器；Sony宣佈正出貨0.65 Volt GPS晶片；新思(Synopsys)、益華(Cadence)、Ciena和意法半導體 (STMicroelectronics)也陸續發表相關產品或研究成果；三星(Samsung)宣佈今年有10款28nm製程的產品投片，而GlobalFoundries則將投入其於德勒斯登(Dresden)晶圓廠的大部份產能於22nm FD-SOI製程。
Soitec技術長Carlos Mazure說，對於FD-SOI產業來說，三星和GlobalFoundries發表的「有力聲明」可說是個好兆頭，「它主要在告訴這個領域，現在有兩種代工製程、有競爭、也有市場驅動力，他們正競相爭取無晶圓廠支持…而這對整個生態系統來說是良性的。」
雖然代工廠是整個議題的關鍵，ARM出現在這場研討會中更備受矚目。Mazure說，ARM大多都在場邊觀戰等待最終定局，但這次的現身更為此憑添可靠性。「只要ARM出聲，就像晶片已就緒了。”
「我們認為，22nm FD-SOI可讓你的性能提高一倍，並改善10倍的漏電問題。很顯然地，這相當具有說服力。」ARM實體設計部門總經理Will Abbey表示，「ARM的Cortex A32與A35核心具備低功率與高效能懮勢，能夠適當地為功率敏感的IoT應用進行反向閘極偏置，顯然是FD-SOI的理想方案。」
FD-SOI市場成形
從代工廠的立場來看，Jones估計，瞄準FD-SOI規劃的資金將在2020年以前達到150-200億美元左右，其中約有120億美元將用於28nm，而30億美元則分配於22nm。他預計，在同一期間的FD-SOI產品將有300-400億美元的規模。
各製程節點的FDSOI代工市場規模預測（來源：International Business Strategies）
儘管如此，Hutchenson說，選擇FD-SOI存在複雜的風險，它取決於公司的目標市場，以及願意為此製程技術堅持到底的決心。
「我們需要業界一些真正強而有力的大廠登高一呼，而且必須由一些EDA公司、代工廠與感測器公司共同組成。」
這些業業巨擘們也必須發展一個IP生態系統。同時，工程師們必須學習新的設計技巧。
「FD-SOI提供了非常有趣的設計原則——即反向偏置。這個技巧在50年前有效地與微縮、摻雜技術並用，」Mazure指出，「但由於效率不高且久被遺忘，年輕一代的設計人員過去並未學習。因此，工程師社群必須重新學習這項設計技巧。」
此外，從較小的製程節點來看，這項技術也面臨著與FinFET類似的問題。三星現正研究開發20nm或14nm FD-SOI的「均衡成本要素」，而GlobalFoundries則在一年內投資了10億美元，用於研發下一代的製程幾何。
VLSI Research眼中的SOI製程節點開發藍圖
雖然FD-SOI可望成為FinFET的實際替代方案，特別是針對需要微縮成本、類比優勢與可靠功率的市場；不過，Hutchenson總結說，FD-SOI還稱不上是真正的顛覆性技術。
Hutchenson強調，「FD-SOI並不具有顛覆性，但可望推動顛覆性進展。IoT才最具有顛覆力量：它將會像智慧型手機一樣帶來強大的顛覆性進展。」
編譯：Susan Hong
(參考原文：FD-SOI Expands, But Is It Disruptive?，by Jessica Lipsky)
電子工程專輯 2016年04月18日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800721068_480202_NT_6edaaf69.HTM
--------------------------------
GLOBALFOUNDRIES 領先業界率先推出 22 奈米 FD-SOI 技術平台
為滿足下一代連網裝置超低功耗的需求，GLOBALFOUNDRIES 13 日宣布推出一項特別研發的最新半導體技術：「22FDXTM」平台，能達到媲美 FinFET 的性能和能效，成本趨近於 28 奈米平面式（Planar）技術，讓不斷推陳出新的主流行動、物聯網、RF 連結及網路市場有了最佳解決方案。
雖然有些應用會要求到 3D FinFET 電晶體最頂級性能，但多數的無線裝置需要的是性能、功耗和成本之間的最佳綜合考量。
運用業界率先推出的 22nm 2D FD-SOI 技術（Fully Depleted Silicon-on-Insular；全空乏絕緣覆矽），22FDX 提供了成本敏感應用最佳的選擇途徑。
憑藉業界最低 0.4 伏特的運作電壓，達到超低動態功耗、更低熱效應，以及更精巧的最終產品尺寸規格。相較於 28nm，22FDX 晶粒尺寸縮減 20%，光罩數目減少 10%；而相較於 foundry FinFET，更減少近 50% 的浸潤式微影層。
GLOBALFOUNDRIES 公司營運長 Sanjay Jha 表示：「22FDX 平台讓客戶善用最佳的功耗、性能和成本之綜合表現，推出有別於市場的產品。22FDX 率先推出即時系統軟體可控制電晶體特性，系統設計師能夠動態平衡功率、性能和漏電。此外，對於 RF 和類比整合來說，這個平台提供了最佳的調整彈性同時具備最高的能源效率。」
22FDX 運用 GLOBALFOUNDRIES 在德國德勒斯登廠先進 300mm 生產線上 28 奈米高量平台來生產。這項技術奠基於對歐洲最大的半導體晶圓廠近二十年的長期投資，並且預示了德國矽谷地區發展的新扉頁。
GLOBALFOUNDRIES 在德勒斯登發布的 FDX 平台上投資了 2 億 5 千萬美元作為技術發展和早期 22FDX 產能建立，屆時自 2009 年以來對於 Fab 1 總投資額將超過 50 億美元。同時也計畫進一步投資以因應客戶需求。此外，GLOBALFOUNDRIES 與研發團隊和業界龍頭合作，共建穩健生態系統，不但加速產品上市時間並且提供 22FDX 系列各產品。
GLOBALFOUNDRIES22FDX 平台實現用軟體控制電晶體特性，以達到在靜態電源、動態電源以及效能間作到即時調適。並包含一系列多元產品，符合不同應用需求：
22FD-ulp：針對主流低成本智慧型手機市場，超低功耗產品的功能提供了 FinFET 之外另一種選擇。透過基底偏壓技術，22FD-ulp 比起 0.9 伏特 28nm HKMG，功耗能夠降低超過 70%，而功率和性能都媲美 FinFET。對於部分物聯網和消費應用，平台可在 0.4 伏特下運作，並相較於 28nm HKMG 能減少 90% 的功耗。
22FD-uhp：運用類比整合的網路應用，22FD-uhp 能在最小能耗的情況達到與 FinFET 同級超高性能。22FD-uhp 客製化設計包含順向體偏壓、應用最佳化金屬堆疊和支援 0.95v 驅使電壓。
22FD-ull：超低漏電性能適用於可穿戴和物聯網裝置，具備與 22FD-ulp 相似功能，將漏電降至最低1pa/um。結合低運轉功率、超低漏電和彈性基底偏壓特性，能夠開發出全新等級，功耗大幅減低的電池供電穿戴裝置。
22FD-rfa：此一射頻類比產品提供更高的資料傳輸速率以及較低系統成本下 50% 的功耗減省，能夠滿足包括 LTE-A 行動接收器、高階 MIMO WiFi 整合晶片以及毫米波雷達在內等大量射頻應用極為嚴苛的要求。主動射頻元件後閘功能則能降低甚至免除主要射頻訊號路徑線路中複雜的補償電路，射頻設計者因而可以提取出更多內在的 Ft 效能。
GLOBALFOUNDRIES 與重要客戶和生態系統夥伴密切合作，鑽研最佳設計方法和完整的基礎與複雜專利開發。2016 下半年將開始提供設計初始套件和初版製程設計套件，以及進行風險生產。
作者 TechNews | 發布日期 2015 年 07 月 14 日 16:35
--------------------------------
FD-SOI製程技術已到引爆點？
身為記者，我有時候會需要經過一系列的資料收集──通常包含非正式評論、隨機事實(random facts)、推特文章、研討會/座談會資料或是公關宣傳稿，然後才能把許多線索串聯在一起；全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD-SOI)就是一個例子。
我從美國旅行到中國接著又到歐洲，在與電子產業人士討論技術的過程中，發現FD-SOI從一個不容易了解的名詞，逐漸變得越來越「有形」。關於這個技術，我在最近這幾個星期所收集到的隨機事實包括：
˙中國「大基金」(中國國家積體電路產業投資基金的簡稱)主席最拜訪法國半導體材料供應商SOITEC (該公司是FD-SOI專家，意味著中國政府基金對FD-SOI技術興趣濃厚)。
˙晶圓代工業者GlobalFoundries執行長Sanjay Jha與FD-SOI技術領域的關鍵高層開了一場會議(而據說Jha曾問過尖銳的問題，例如「(FD-SOI的)客戶在哪裡？」)。
˙對中國的上海華力微電子(Huali Microelectronics)是否該轉型為FD-SOI代工廠的討論持續中；華力是一家上海政府佔大多數股份的合資企業，其餘股東包括華虹集團(Huahong Group)、華虹宏力半導體(Grace Semiconductor)等。
˙不久前(6/7~11)在美國舊金山舉行的年度設計自動化大會(Design Automation Conference，DAC)上，一個旨在為FD-SOI技術晶片開發提供設計服務與支援的聯盟平台，宣布了關於其合作夥伴的細節資訊。
˙三星(Samsung)在DAC期間大力推銷FD-SOI晶圓代工業務。
˙FD-SOI技術的支持者顯然開始改變其論調，不再強調FD-SOI與FinFET製程的比較，而是推廣FD-SOI製程在類比、混合訊號與RF元件的製造。
大器晚成的FD-SOI似乎很容易被產業界「看扁」，特別是半導體產業龍頭如英特爾(Intel)與台積電(TSMC)似乎已經將FinFET當成標準技術。甚至在中國，展訊(Spreadtrum)董事長暨執行長李力游，對FD-SOI也有與業界多數人類似的看法，他不久前接受專訪時對我說，FinFET的成本逐漸降低、良率越來越高：「如果我們兩年前是選擇FD-SOI，情況可能完全不同。」
英特爾近來對展訊的新東家，中國紫光集團(Tsinghua Unigroup)投資了15億美元；該公司準備委託英特爾以14奈米FinFET製程代工晶片，並將未來目標訂在10奈米節點(參考閱讀)。
中國是FD-SOI 的未來？
不過中國晶片設計服務業者芯原(VeriSilicon)執行長戴偉民(Wayne Dai)有相反的看法，他將中國視為FD-SOI的未來；與其不斷地在FinFET製程方面追趕台積電或英特爾的腳步，他認為現在正是中國投資FD-SOI，並用以作為低功耗製程的替代方案。
戴偉民在上海接受EE Times 美國版訪問時坦承，FD-SOI面臨三大挑戰：缺乏基板、IP以及客戶；對任何想採用FD-SOI技術的人來說，上述挑戰都是足以讓人卻步的問題，但戴偉民認為，那些障礙很快就會被掃除。
法國業者SOITEC擁有獨家的SmartCut製程技術，已經在歐洲與新加坡生產SOI晶圓；日本信越化學(Shin-Etsu Chemical)旗下的信越半導體(Shin-Etsu Handotai)自1988年就開始供應SOI晶圓，該公司自1997年開始授權SOITEC生產薄SOI晶圓片的智慧切割技術(Smart Cut)，並供應FD-SOI晶圓。
戴偉民表示，理想的狀態是希望能看到有更多公司、或許是以合資企業的方式能進入上海，從事SOI基板的生產；他表示，雖然距離實現還有一段距離，但這樣的發展前景一直被積極遊說中。至於FD-SOI 技術IP的可取得性也是一個問題，對此志在成為「IP強權」的芯原，也一直站在FD-SOI技術前線。
在最近的美國DAC大會上，FD-SOI 陣營還有另一次出擊，一個合作夥伴包括STMicroelectronics (ST)、CEA-Leti (主導者)、CEA-List、CMP、Mentor Graphics、Cortus、Dolphin Integration與Presto Engineering等公司的Silicon Impulse平台首度亮相，將提供FD-SOI技術相關的IC設計服務、IP核心、仿真器、測試服務以及晶圓共乘(multi-project wafer shuttles)。
客戶在哪裡？
FD-SOI技術最後一個挑戰就是缺乏大客戶；有一家名為Synapse Design的設計服務業者最近接受產業媒體訪問時表示，該公司參與了4家客戶的FD-SOI投片，並還有3家以上正在進行設計，估計到今年底將會至少有7款FD-SOI晶片產品投片。
Synapse Design總裁暨執行長Satish Bagalkotkar表示，該公司的客戶包括數家鎖定不同市場領域的亞洲業者，這些業者正在協助大型美國公司在下一代產品使用FD-SOI技術。不過該公司對於客戶名稱三緘其口。
最後，哪家晶圓代工廠有FD-SOI晶片的生產能力？包括GlobalFoundries (幾年前就宣布)與三星(去年宣布)都曾表示可提供FD-SOI製程晶圓代工；此外ST也在歐洲擁有一個建立數年的FD-SOI 晶片生產據點。不過FD-SOI晶片生產似乎尚未有明顯進展，包括GlobalFoundries 或三星到目前為止都沒有發表過相關訊息。
這個狀況可能將有改變；有部分產業界人士，包括芯原的戴偉民都認為，28奈米製程節點技術的生命週期預期會較長，因此為多種製程技術與差異化提供機會。舉例來說，三星已經同意扮演量產FD-SOI設計的代工廠，該公司首度積極在DAC介紹其FD-SOI技術進展，以拉攏有意採用該製程的客戶(連結原文可看到三星簡報內容)。
(參考原文： Has FD-SOI Hit Its Tipping Point?，by Junko Yoshida)
電子工程專輯/編譯：Judith Cheng 2015年06月18日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800713396_480202_NT_d1f5307a.HTM
-----------------------------------------------------------------
專家觀點：FD SOI是20奈米節點最佳方案
全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD SOI)是 28奈米與 20奈米半導體製程節點的最佳解決方案，主要原因是該技術與塊狀CMOS製程技術相比，其成本與洩漏電流較低，性能表現則更高。
同樣是100mm見方大小的晶片，採用 28奈米 FD SOI 製程的成本比塊狀CMOS 製程低3%，在 20奈米節點則可以進一步低30%；這是因為帶來更高參數良率的同時，晶圓成本也更低。此外相關資料也顯示，FD SOI製程裸晶的複雜度與塊狀CMOS製程比較，低了10%~12%。
更小的裸晶面積與更高的參數良率之結合，FD SOI製程在20奈米節點的產品成本優勢會比塊狀CMOS製程多20%；在28奈米節點，FD SOI的性能則比20奈米塊狀CMOS高出15% (參考下圖)。
FD SOI製程在高/低Vdd方面能提供比塊狀CMOS製程的能源效益(efficiency levels)表現；FD SOI在位元單元(bit cells)上的功率效益(power efficiency)也高出塊狀 CMOS，是因為較低的洩漏電流以及對α粒子更好的免疫力。
儘管有種種因素，英特爾(Intel)仍決定在22奈米節點採用 FinFET 而非塊狀CMOS製程；該公司選擇22奈米而非20奈米節點的原因，是為了要免除對雙重圖形(double patterning)微影技術的需求。
晶圓代工業者一開始計畫轉向採用16/14奈米FinFET製程，而非20奈米塊狀CMOS製程，但現實情況是FinFET目前的元件結構到2017年第四季以前都無法提供具成本競爭力的產品。
因此晶圓代工業者調整了相關計畫；以台積電(TSMC)為例，該公司的20奈米塊狀CMOS製程業務估計貢獻該公司 2014年總營收(23億美元)的10%，在2014年第四季(估計營收11億美元)其營收貢獻度更可達到20%。
不過筆者認為，20奈米塊狀CMOS製程在每閘成本方面無法低於28奈米節點，這對大量生產的手機晶片來說至關重要；因此產業界在20奈米與16/14奈米FinFET製程的量產速率相當不確定。有一個可能性是，28奈米晶圓產量到2020年仍將維持高水準。
將FD SOI製程微縮至14奈米(也就是ST所說的10奈米)，其成本優勢會比FinFET高出許多；這意味著FD SOI同時具備短期性與長期性的優勢，無論是在成本、功耗與性能表現上。
產業界不採用 FD SOI 製程的一個原因是缺乏來自供應鏈的支持，以及對於技術未標準化的疑慮；不過包括Soitec、SunEdison與 Shin-Etsu Handotai等廠商都已經開始供應FD SOI 晶圓片，如果產業界採用該技術，那些廠商能擴展產能應對供應鏈的挑戰。
其他問題包括開發新IP與IP庫的需求、需要具備基底偏壓(body biasing)設計能力的人才，以及確保設計流程的建立等等；在這些方面，各家領導級EDA供應商已經表示有解決方案，學習基底偏壓設計技術並非難事。
當半導體產業的時間表是以製程技術每兩年升級一次的週期前進，走不同的路線是有高風險的；但隨著新一代技術的發展時程延長──以及估計28奈米與衍生技術將到2020年都維持高晶圓產量──不做出最好的選擇恐怕得面臨更高的風險。
編譯：Judith Cheng
(參考原文：20nm Dilemma Explained，by Handel Jones)
電子工程專輯 2014年04月08日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800696925_480202_NT_c78fab70.HTM
--------------------------------------------------------------
突破FinFET/FD-SOI瓶頸 DDC技術讓SoC更省電
為解決28奈米IC漏電流問題，產業界已開始採用全耗盡型(Fully Depleted)電晶體進行IC設計，如鰭式電晶體(FinFET)、全耗盡型絕緣層覆矽(FD-SOI)，以及深度耗盡通道(DDC)等。其中，DDC技術可克服FinFET與FD-SOI成本與技術挑戰，尤其適合低成本SoC開發。
在28奈米(nm)及更小的先進製程技術發展下，漏電流功耗已經成為IC設計者最大考量之一，因其將使整個IC總體功耗增加30%50%。漏電流功耗的產生主要是因為電晶體即便處於關閉狀態，通道中仍然會有次臨限電流通過。
除漏電流功耗帶來的挑戰外，降低動態功耗也至關重要。降低供應電壓(Vdd)，又稱為Vdd縮減，是降低總體動態功耗最為有效的辦法。但這又給設計者帶來另一個難題：由於較低的供應電壓會導致電路洩漏更多，從而使得漏電流功耗增加。
次臨限驅動的漏電流功耗主要受兩個因素影響：電性控制和臨界電壓變異。當技術發展到新一代製程時，為實現密度提升的期望，電晶體的尺寸必須縮小，而電性及變異都會因此受到影響。
元件的電性通常以次臨界斜率(SS)和汲極引起之能障降低(DIBL)衡量。在先進的技術中，這些參數變得較差，嚴重影響到電路性能與漏電功耗間的權衡。這個問題對於行動應用和消費性多媒體應用尤其嚴重，因其依賴於降低供應電壓Vdd以減低動態功耗。
關於變異，對於常規基體互補式金屬氧化物半導體(CMOS)製程而言，一個主要的問題是隨機摻雜擾動(RDF)，亦即電晶體通道中雜質原子的確切數目和位置的變異。RDF由於固有的隨機性，很難透過傳統的製程優化得到控制。在先進的技術製程中，因為尺寸縮小，通道內的原子數目很少，統計平均受到限制，因而對這種效應更為敏感。對於65奈米以下的節點，常規基體CMOS中超過60%的電壓臨界值(VT)變異是由RDF引起。
全耗盡型電晶體露曙光
業界普遍認為近期內解決變異和電性控制的最好辦法是轉向全耗盡型電晶體，包括三維(如FinFET)和平面(如FD-SOI或是SuVolta的Deeply Depleted Channel, DDC技術)。
經過10多年的深度研發，FinFET概念終於隨著近期英特爾(Intel)新的中央處理器(CPU)產品線的啟動而商品化。該產品使用英特爾所謂的三閘(Tri-Gate)在最新的22奈米技術上實現。英特爾採用這項技術並清楚表明FinFET很適合高效能CPU應用。
然而，在行動產品市場中，價格和功耗對於系統單晶片(SoC)而言是主要考量因素。高度複雜的3D元件製造所要求的製程複雜度和成本皆大幅高於常規基體平面元件。此外，SoC與CPU相較下需要更多的元件類型，其中一些單靠FinFET技術達成有潛在的困難，例如控制輸入/輸出(I/O)元件中閘極引起的汲極漏電流。基於上述考量，3D元件並非行動SoC的理想選擇。
另一項近期受到關注的全耗盡型元件製造技術是全耗盡型SOI(FD-SOI)。意法半導體(STMicroelectronics)最近宣布將採用該項技術製造部分類型的行動SoC。據報導指出，使用FD-SOI技術製造的電路樣品手機可以透過降低供應電壓減少靜態隨機存取記憶體(SRAM)功耗達40%。但是，該項技術在特定市場的採用會受限於高成本，以及與關鍵的應力放大技術(如嵌入式SiGe S/D)之有效整合難度。
DDC技術降低功耗
SuVolta技術人員充分體認到FinFET和FD-SOI技術的優勢及挑戰，重新定義平面基體CMOS電晶體和相關電路，在毋需新的製造設備或設計架構的前提下，大幅降低功耗。其中，SuVolta的DDC低功耗技術已證明可以減低功耗達50%並維持原有運行速度。圖1顯示該項耗盡架構的基本原理。在典型應用中，DDC通道包含未摻雜或輕度摻雜區、VT設定區及篩選區幾個區域。
圖1 DDC耗盡架構的基本原理
未摻雜或輕度摻雜區
未摻雜或輕度摻雜區去除通道中的雜質以形成深度耗盡通道，可以減小隨機摻雜擾動，從而實現降低VDD，並提高載流子遷移率以增加有效電流。
VT設定區
VT設定區設定電晶體臨界電壓而不影響載流子遷移率。該區也將改善傳統電晶體的VT分布。
新電子/Thomas Hoffmann 2012/8
http://www.mem.com.tw/article_content.asp?sn=1208100007
----------------------------------------------------------------------
完全空乏型元件時代
平面式完全空乏型絕緣層覆矽(Planar FDSOI)元件尺寸縮放到11奈米，可用以改善短通道效應(short channel effect)，相較於其他選擇，Planar FDSOI元件具有更簡易的整合方案。
完全空乏型電晶體的技術優勢已廣為所知，並已由世界各地IC產業界與學術界的知名團隊進行廣泛的討論。完全空乏型(FD)元件使得IC產業界，於傳統平面體技術在元件尺寸面臨縮放競賽時，能克服此些障礙。完全空乏型電晶體可經由兩種基本方法製造：平面(planar)或垂直鰭式完全空乏型電晶體(vertical fin fully-depleted transistors)。平面式完全空乏型電晶體製造在超薄的絕緣層覆矽(Silicon-On Insulator)上，而鰭式場效電晶體(FinFET)元件製造在超窄的鰭式結構上，鰭式結構是以塊狀基板(bulk substrate)或SOI基板矽材雕刻而成，分如圖1a、1b、1c所示。
積體電路業界正面臨CMOS架構的選擇：是採用平面式FDSOI以維續進化式的尺寸縮放方向，或推出稱為鰭式場效電晶體(FinFET)或三閘(TriGate)三維立體電晶體。任一個選擇都伴隨著各自的挑戰。本篇文獻將討論鰭式場效電晶體(FinFET)和平面式完全空乏型絕緣層覆矽(FDSOI)元件的利弊與挑戰。
平面式完全空乏型絕緣層覆矽元件
超薄機身(UTB)SOI元件架構被廣泛的研究，在閘極長度縮減超過30nm，抑制短通道效應(Short Channel Effect)，並用以降低次臨界漏電流(subthreshold leakage)，一如國際半導體技術路線圖所推斷。高遷移通道(high mobility channels)與超薄機身SOI元件的組合，最為高密度，高性能和低功耗應用所訴求。未來的節點技術要求正趨動無數的基板解決方案。現今應用於高性能處理器和低功耗系統晶片(low power SOC)的部分空乏(PD)或傳統電晶體(Bulk transistor)架構，可能朝完全空乏型平面單閘電晶體或多閘結構演變，如圖一所示[1-3]。
控制靜電的平面式FDSOI元件
厚度均勻性(thickness uniformity)為控制平面式FDSOI元件臨界電壓變異(Vt variation)與短通道效應(SCE)的關鍵參數。典型的均勻性要求，包括晶圓均勻性(on-wafer uniformity)與晶圓間均勻性(wafer-to-wafer uniformity)。兩者的組合被列為層膜總厚度變異(LTTV)，並對厚度均勻性定義為總體製程容許度(overall manufacturing process window)。對所有的處理站以及所有的晶圓，超薄SOI(UTSOI)層的LTTV值必須滿足奈米或次奈米等級，以符合完全空乏規範。優化的SmartCut製程驗證了+/0.5nm的LTTV結果，與最苛刻的完全空乏技術全然相容，如圖二所示。同時，如果需要一個非常薄的深埋氧化層(BOX)，俾將完全空乏(FD)技術擴展到下個節點，深埋氧化層的厚度可以降到10 nm，甚至更低，能達到奈米等級的厚度均勻性，而不損元件的基本電性[4,5]。
儘管平面式單閘FDSOI元件，並不若多閘元件具備優異的尺寸縮放性，他們提供了能與既有平面式CMOS製程完全匹配的主要優點，並能將現有傳統式元件架構轉換為平面式FDSOI架構時的設計改變干擾降至最小，並選擇再使用基板矽智產(bulk-IPs) 以縮短開發時間或上市時間。 FinFET元件和平面式FDSOI都具有非摻雜通道(undoped channel)，以減少隨機摻雜擾動效應(random dopant fluctuation effects)，以改善臨界電壓變異如圖三所示[6]。完全空乏型元件俱備較小的臨界電壓變異，較陡的次臨界斜率以及更好的短通道效應，能讓IC電路以較低的工作電壓運作，用以降低動態功耗。未摻雜通道元件還可以改善低場遷移率(low field mobility)，所以完全空乏型元件不僅具有低功耗/漏電流，也具備高性能。為了遷移率增強，使用於平面體(planar bulk)或PDSOI技術的現有技術適用性，能對薄膜元件提供額外的推動[7,8]。目前，這些技術大多是基於由接觸孔蝕刻停止層(contact etch stop layer製程造成的製程誘導應變，增加了源汲極(S/D)區域內的SiGe或SiC[7]。然而，當尺寸縮放技術超過32/28nm時，更窄的體通道(body channel)減少了外部應力誘導效應(external stress-induced effect)，由於較小的閘距，誘導應力的影響將降低。
獲致極端縮放性與效能的多閘極元件
於過去十年，對一些多閘極元件架構進行了研究，以進一步提升通道的閘極控制(gate control)，延長摩爾定律到CMOS路線圖的終點。在這些元件架構中，使用SOI或塊狀基板的FinFET技術，分如圖一b和一c所示，最為所注意，因其所具有的自對準閘極(self-aligned gates)以及自對準閘極到汲極或源極(self-aligned gate to source/drain)。 FinFET元件為改善靜電完整性(electrostatic integrity)和總逆轉電荷(total inversion charge)的理想元件架構，並可能因為依據體積尺寸的體反轉(volume inversion)現象，導致較高的驅動電流、極佳的短通效應、近理想的次臨界斜率(SS~60mV/decade)和一個非常小的汲極引致能障下降(drain-induced barrier lowering , DIBL)[9]。Ernst等研究人員提出了雙閘極電晶體極佳跨導(transconductance)增加超過200％的報告[10]。數值模擬顯示閘長度短至10nm的多閘極電晶體的可行性；其所建議的鰭體結構寬度大約為FinFET元件閘長度(Lg)的一半。在其鰭體結構三面具有傳導通道(conducting channels)的FinFET，由英特爾命名為TriGate MOSFET[11]，TriGate的鰭結構寬度能與Lg同一尺寸。此種結構的優點包含了改善短通道效應，性能和表貌。然而，此種元件要求鰭體結構三面與角落的閘極介電層都為均勻，以避免多重臨界和可靠性議題。
FinFET電晶體的高寬比(AR)鰭高度/寬度以及緊湊的鰭距，有望於其性能與密度。FinFET結構的真正的挑戰，在於能夠精確的控制鰭寬度和鰭高度尺寸，並有能力縮放鰭寬度小至次20nm範圍，並在生產過程中精確的控制這些參數。此外，高AR比鰭狀體的閘極長度尺寸控制極為關鍵。必須進行嚴密的製程控制，以避免製程誘導性能與漏電流變異。鰭寬是藉由微影(lithography)或使用如硬遮罩的間隙壁(spacer)來控制，鰭寬可能誘發鰭線邊緣和鰭寬的粗糙度。鰭狀結構的蝕刻需要最佳化，減少表面損傷，以盡量減少FinFET-SOI和FinFET-Bulk的性能退化。鰭高度在性能控制與臨界電壓變化上扮演重要角色[12]。在這種情況下，FinFET-SOI鰭高度可由SOI厚度精確的加以控制，如圖二所示，然而FinFET-Bulk的鰭高度是由淺溝槽隔離(STI)氧化物的凹陷(recessing)所決定[11]。鰭高度變異不僅由STI凹陷氧化物所引起，也由如硬遮罩、溝槽蝕刻、通道停止製程(channel stop process)、負載效應(loading effec)等一些其他製程參數所貢獻。圖三比較不同元件架構的電晶體匹配特性，結果顯示平面式FDSOI在所有具備相同閘極尺寸的元件，得到最小的臨界電壓變異或AVt (Pelgrom coefficient)。FinFET-SOI如同平面式FDSOI擁有相似的AVt，不過具有更長的閘極長度。IMEC也證明了具有較佳的鰭高度控制與一個純粹無摻雜通道的FinFET-SOI(無通道停止摻雜)會比FinFET-Bulk擁有更小的臨界電壓變異[3]，如圖3的內框說明。
完全空乏元件的多重臨界電壓解決方案
有幾個解決方案可用於調整完全空乏型元件的臨界電壓(Vt)，以滿足性能和功耗需求。第一種方法是通道反摻雜(channel counter doping)，但在變異性有所妥協。第二種方法是使用閘極(gate electrodes)功函數(WF)：上閘極(top gate)與下閘極(bottom gate)或接地平面(GP)。相較於bulk元件，FDSOI元件的上閘極功函數僅約150mV。Webber等人提出了兩種不同金屬閘極的簡單整合，TiN和TaAlN，以及對深埋氧化層下方的兩個接地平面進行摻雜，俾使nMOS與pMOS能獲得4個臨界電壓，不加反饋偏壓如圖四a所示。使用順向反饋偏壓(forward back bias)與逆向反饋偏壓(reverse back bias)，超薄SOI與埋氧層(UTBB)基板的平面式FDSOI，使得多重臨界電壓與性能/功耗管理技術成為可能，如Liu等人所提於圖四b的證明[14]。
於FinFET元件，由於鰭外型與更緊密的鰭/閘距所產生的巨大變化，多重臨界電壓調整過程更為複雜[3]。FinFET的臨界電壓調整選擇為閘電極的功函數、通道摻雜與閘或鰭結構的尺寸。閘的分離由於獨立的閘極偏壓(gate bias)而可能，代價為增加面積(area penalty)。
元件比較
表一顯示平面式FDSOI、FinFET-SOI與 FinFET-bulk此些元件架構之間的優劣性分析總結，所有的元件都具備完全空乏型元件的優勢，例如短通道效應的改善、陡峭的次臨界擺幅(subthreshold swing, SS)以及更小的汲極引致能障下降(DIBL)特性。平面式FDSOI的最主要特徵，為由於更簡單的整合以及與現有CMOS製程的相容，讓上市時間更短。平面式FDSOI在Vdd低如0.7V時，相較於28nm與 20nm bulk製程能超越交流性能，而無須使用任何性能增強器[15,16]，不過能應用一些現有的性能增強器進行更多的增強。考量SOI成本影響，由IC知識所做的的綜合成本分析研究，總結認為相比於22nm bulk的多重臨界電壓的解決方案，由於製程簡易性，FDSOI電路提供最具成本效益的解決方案[17]。此外，由於SOI的優異隔離，會有機會整合功率元件、RF與邏輯元件，以增加系統晶片的性能和功能。對FinFET電路而言，寄生電容之影響與其變異必須加以仔細的研究，擬以高AR值獲得更高面積效率與電流的代價，可能由於寄生電容的增加而降低動態功率優勢。基本上，垂直式元件架構引入了更多的邊緣與側面，不可避免的讓元件暴露於更多的耦合與變異效應。這對元件設計給予另一層次的要求，甚至是新的限制。
結論
經過10多年的發展，完全空乏型元件的時代已經開始了。無論是平面式FDSOI或垂直式多閘極架構的完全空乏型元件，都擁有消除RDF的未摻雜通道(undoped channel)，以及極佳的閘極控制；此導致了更佳的短通道效應、陡峭的次臨界斜率、更小的汲極引致能障下降(DIBL)、更大的低場遷移率(low field mobility)以及低漏電流。發表的數據已顯示，具有窄深埋氧化層(BOX)與GP的平面式FDSOI元件，在Lg縮放到11nm節點，改善了短通道效應，同時顯示矽厚度要求大於４奈米(具備薄深埋氧化層的平面式FDSOI尺寸可縮放至11奈米節點，並滿足100mV/V的汲極引致能障下降要求)。極佳的超薄SOI與晶圓內以及晶圓間的深埋氧化層厚度均勻性，已被驗證，並預於2012年初進入量產。平面式FDSOI元件相較於其它具有相同22nm閘極長度的元件架構，已證明其低臨界電壓變異性。緊密的臨界電壓變異和陡峭的次臨界擺幅特性，可以讓電路在低電壓低功耗以低Vdd操作。相較於FinFET方案，平面式FDSOI的另一個優點，是以更簡單的整合，對性能與電源管理的多重臨界電壓(multi-Vt)解決方案和反饋偏壓能力。此外，平面式FDSOI的製程整合與現有的CMOS製程技術相容，因此能獲致較短的上市時間，在製造上並不需要額外的資本投資。此種完全空乏元件保證優異的性能─非常低功耗的高電路密度─此為攜帶型消費性電子產品如智慧手機、平板電腦和行動上網裝置領域迅速增長的一個關鍵要因。多閘極元件如FinFET的優越靜電特性，能以良好的性能和低漏電流達到最終尺寸縮放。已經宣佈於22nm節點技術，以量產製程對鰭結構與閘極尺寸進行生產和控制，但若欲擴展到CMOS藍圖的盡頭仍待證明。
致謝
Soitec、LETI、STMicroelectronics、IBM、IMEC 與Global Froundries的許多同行提供了有益的討論與建議，謹表謝意。SmartCut 為Soitec的商標。
參考文獻
1. S. Cristoloveanu et al., Chap. 4 of Handbook of Semiconductor Manufacturing Technology, 2nd edition ( 2007).
2. K. Cheng et al., "Fully-depleted extremely thin SOI technology fabricated by a novel integration scheme featuring implant-free, zero-Si-loss and faced raised S/D," VLSI Symp., pp 212-213 (2009).
3. T. Chiarella et al., "Benchmarking SOI and Bulk FinFET alternative for planar CMOS scaling succession," Solid-State Electronics 54, pp 855–860, (2010).
4. W. Schwarzenbach et al., http://www.ecsdl.org/ECST">ECS Trans., http://www.ecsdl.org/dbt/dbt.jsp?KEY=ECSTF8&Volume=35">Vol. 35, No. 5 , pp 239-245, (2011).
5. C. Maleville et al., "SmartCut technology: from 300mm ultrathin SOI production to advanced engineered substrates," Solid-State Electron. 48 (6), pp. 1055-1063 (2004).
6. O. Weber et al., "High immunity to threshold voltage variation in undoped ultra-thin FDSOI MOSFETs and its physical understanding," IEDM Tech. Digest., # 10.4 (2008).
7. O. Faynot et al., "Planar fully depleted SOI technology: a powerful architecture for the 20nm node and beyond," IEDM Tech. Digest, paper 3.2.3 (2010).
8. S. Takagi et al., "III-V/Ge CMOS on Si Platform," VLSI Symposium, pp. 147-148, (2010).
9. J.-P. Colinge, "Multiple gate SOI MOSFETs," Solid-State Electron. 48 (6), pp. 897-905 (2004).
10. T. Ernst et al., "Ultimately thin double-gate SOI MOSFETs," IEEE Trans. On ED, Vol. 50, No 3, pp 830-838, (Mar. 2003).
11. J. Kavalieros, et al., „Tri-gate transistor architecture with high-k gate dielectrics, metal gates and strain engineering," VLSI Symposium, pp 50-51, (2006).
12. A. Thean et al., "Performances and variability comparisons between multi-gate FETs and planar SOI transistors," IEDM Tech. Digest, paper 34.2 (2006).
13. O. Webber et al., "Work Function engineering in gate-first technology for multi-Vt dual gate FDSOI CMOS on UTBOX," IEDM Tech. Digest, # 27.5 (2010).
14. Q. Liu et al., "Impact of back-bias on ultra-thin body and BOX (UTBB) Devices," VLSI Symposium, pp 16-161, (2011).
15. J.L. Pelloie, "FDSOI design migration from bulk at 20nm node," FDSOI Workshop, Taiwan, (Apr.2011) (http://www.soiconsortium.org/corners/fully-depleted-soi/april-2011).
16. T. Skotnicki, "Low power and high speed at low voltage for mobile applications," FDSOI Workshop, San Francisco, (Dec 2010) (http://www.soiconsortium.org/corners/fully-depleted-soi/december-2010/index.php">http://www.soiconsortium.org/corners/fully-depleted-soi/december-2010/index.php).
17. http://www.icknowledge.com/misc_technology/SoitecReport20110709.pdf
作者
Bich-Yen Nguyen，美國德州奧斯丁化學工程學士，目前為Soitec公司高級研究員，聯絡方式：Soitec, 1010 Land Creek Cove, Austin, Texas 78733; ph.: 1-979-997-0179; email: bich-yen.nguyen@soitec.com.
Carlos Mazuré，法國Grenoble大學與德國莫尼黑科技大學物理双博士，現為Soitec公司執行副總裁兼技術長。
半導體科技/ 作者：Bich-Yen Nguyen, Carlos Mazure , Soitec, Bernin, France 日期：2012/8/1
http://ssttpro.acesuppliers.com/semiconductor/Magazine_Details_Index_Id_1376.html
-------------------------------------------------------------------------------------------------
絕緣層覆矽(SOI)晶圓：製造技術與趨勢
於1978年被提出來做為CMOS製作技術的材料以來，絕緣層覆矽(SOI) 提供了操作快速、低功率消耗、減少軟錯誤、閉鎖抑制(latch-up immunity)、製程簡化以及尺寸微小化改善等潛力優勢。
雖然早先是將SOI材料著眼於小規模的利基(niche)市場上，然而成為主流應用的契機卻已顯著地擴展開來。在過去的數年當中，已經被運用在各種類型的尖端IC應用上，諸如微處理器、伺服器、智慧電源管理(smart power)以及射頻(RF)信號處理器等等，特別是使用在部分空乏式(PD) 的矽層構造上。
隨著MOS電晶體的實體(physical)通道長度(Lg)微縮到次50奈米的世代─一路來到次10奈米的世代─CMOS元件結構的另一種替代性選擇[亦即完全空乏式(FD)超薄體]，結合多層閘極結構， 例如具有高介電常數閘極介電質、金屬電極、提高的源-汲極以及應變矽通道等架構的同鰭式場效電晶體(FinFET)，將明顯地開拓出SOI主流運用的商機[1]。
製作方法
SOI晶圓的製作[2]是透過兩個主要的途徑來進行。第一種是將氧佈植到拋光矽晶圓或磊晶圓上，正確地稱呼為氧離子植入矽晶隔離法(SIMOX)。相關SIMOX的改良方法，特別是針對低劑量氧離子的佈植(～1017 ㎝-2 SIMOX產品)，是氧的環境下藉由退火方式來達成目的。最近有一種SIMOX的變化類型稱為SPIMOX，則在佈植過程當中使用到包含H2O+、HO+及O+等水蒸汽電漿(water plasma)種類。
第二種主要的SOI製作的途徑已被廣泛地稱為晶圓貼合(bonding)方式。顧名思義，透過熱方式於第一片晶圓之上所生成的氧化矽(SiO2)而將兩片晶圓貼合在一起，之後將二片晶圓分離，第一片晶圓上方的薄矽膜(在氧化矽上)會被轉移到第二片晶圓上，通常後面的(第二片)晶圓被稱之為操作晶圓(handle wafer)。
針對晶圓的貼合方式，業已發展出許多製造和分離的方法。這些方法包括有矽晶圓的巨觀(macroscopic)研磨法或蝕刻法，一直研磨或蝕刻到達成所要的膜厚為止。一個較為複雜的方式，是在晶圓貼合之前，於等待被削薄的晶圓上加上蝕刻終止的機制。經由選擇性蝕刻劑對第一片晶圓的塊體(bulk)來進行較快速度的移除，而當達到重度摻雜的硼層、Si：Ge磊晶層或某些鍺-硼的混合區域而終止。
這樣的方式被稱之為貼合與蝕刻SOI(BESOI)製程。另外一種移除第一片晶圓塊體表面部份的機制是被稱為電漿輔助化學蝕刻(PACE)製程。這種程序所仰賴的是依據著掃描電漿蝕刻對SOI層厚度的高速對映 (mapping)，這樣的蝕刻是有選擇性地去移除在表面較厚的區域而獲得所必需的SOI層的均勻度。
另外一種晶圓貼合的變化方式被稱為智切(Smart Cut)製程(見圖示)[3]。在這個程序裡，於最終的SOI晶圓中的矽膜層[與埋入氧化層(BOX)厚度]則從初始的起始矽晶圓被劈裂開來並且被轉移到操作晶圓上面。
進行轉移層的方法時，也可以考慮採用磊晶層轉移(ELTRAN)的方式。這個方法是源自於最初被稱為完全隔離多孔性氧化矽(FIPOS)製程的改良及更新應用。多孔性薄膜是藉由電化學陽極反應所形成的。多孔性矽膜在機械強度表現上較薄弱，但保有做為其後續SOI處理時對於初始矽晶圓的單結晶度(Crystallinity)要求。藉由在氫氣(H2)中高溫退火對於在表面孔隙的封合(sealing)作用之後，在稍後SOI處理之前，會有磊晶層被沈積在多孔性矽膜的上面。
當然，也可以使用它類的層轉移方式來製作晶圓片，像是在SOI上面來製作應變矽膜層，尤其是有助於利用在結合有應變矽高速遷移特色與SOI優點的先進元件架構上。這些架構可以運用層轉移技術來達成，以便使應變矽能直接地覆蓋在絕緣層上(sSOI)，包含部分空乏式及完全空乏式兩種構造。應變矽的SIMOX步驟也已被注意到；這將是另一個有關於1300-1350℃氧化物(SiOx)退火的製程議題。
之前所述及的每一種製造程序各有其特定優勢(benefits)及傷害(detrimental)效應，通常後者將嚴重影響SOI的成本與良率問題。因為經由兩片晶圓貼合而成為SOI結構會造成額外成本增加，可利用其中之一的初始晶圓來做若干循環使用的技術方式而來加以克服(見圖示)。
過去的方法尚包括氧化鋁覆矽(SOS)，氧化鋯覆矽(SOZ)，以及從液融狀(liquid melt)的大批次再結晶過程。其他技術也包含有磊晶層過沈積(ELO)；大晶粒矽所產生的矽結晶度未必就不符合使用於元件性能及固相磊晶(SPE)的要求。
SOI膜厚趨勢
尖端應用的趨勢是需要一個頂面薄矽層(<30奈米)的完全空乏式SOI架構。在多數的情況下，對於現今SOI產品來說是似乎有需要去移除部分的的矽膜層。換言之，通常吾人得到一部分空乏式結構之後，依特定應用，針對所需要的完全空乏厚度去削薄矽層。另外，起因於BOX層所減少的熱傳導亦需要去注意到。
對單閘極完全空乏的SOI元件來說，雖然BOX層的最佳化厚度持續被提出[4]，一般來說，BOX層厚度跟閘極長度有關係。
BOX厚度值的選定，在於下列因素的考量：BOX電容值、起因於熱傳導減少的電路熱散、吸集雜質(gettering)、完整電性、晶圓製造能力、量測方式、晶圓品質與成本以及良率等等。然而對部分空乏式的SOI元件而言，BOX厚度對於元件參數的影響性較少，其厚度大約介於100-200奈米之間。
一旦半導體技術世代小於50奈米的時候，此時相對應的Lg大約在20奈米，可以預見的是SOI CMOS元件將會難以維持在部分空乏的操作模式。使用多層閘極的完全空乏操作行為將稍微放寬削薄BOX層及矽層厚度的需要性[1,5]。
量測方式(Metrology)與特性分析
對SOI晶圓材料來說，特性分析和量測方式是一項重要的挑戰。其一的關鍵實例是評估有2毫米邊削緣例外(edge exclusion)的SOI材料特性(依據2003年ITRS 規範)。針對拋光矽晶圓及磊晶矽晶圓特性所列出的微粒量測期許等級(readiness grades)尚可能無法通則化地適用到SOI晶圓。許多的SOI缺陷類型的量測方式，需要破壞性化學蝕刻，卻無法鑑別各種型態晶體的缺陷。這些不同的缺陷並非都有著相同的來源、大小或對元件良率的影響，因此可能顯現出不同的致命率(kill rates)。非破壞性及快速的方法也需要來做為量測出在SOI材料中的電性與結構性缺陷。最後，有關於應變量測方式的議題(應變與矽：鍺(Si：Ge)組成的快速空間變化，穿透(threading)與錯位差排以及其他類型晶圓缺陷的檢測，還有表面粗糙度的測量)也需要留意到[6]。
展望預測(Prognosis)
平面塊體拋光晶圓及磊晶圓，還有部分空乏式甚至及完全空乏式SOI矽材料，當Lg接近30奈米時，而且尤其是次10奈米範圍時，所呈現出短通道效應的微縮議題變得更為重要。相較於塊體矽與磊晶矽，SOI材料的相對不成熟性，會造成有關於SOI特定缺陷認知，以及其對元件性能影響和生產環境中的良率問題的重要挑戰。
以現今可被理解的物理原理範圍內，要持續微縮到18奈米技術世代(~Lg=7奈米)的信念是可以達成的。有效的非平面解決方案(Effective nonplanar solutions)必須用來修正具有多層閘極和完全空乏式SOI的超薄體電晶體與其若干的混合搭配(combinatorial mix)的重要製程議題。針對頂尖IC相關應用的SOI材料適用性顯然是加諸有摩爾定律及ITRS規範的成長期待的保證，特別是具有3D元件架構所產生其特有架構的潛在過剩(potential plethora)[7]。擁有有Lg<10奈米的終極CMOS MOSFET，可能是有輕度佈植通道(應變矽，或可能是鍺)，超薄體SOI多層閘極MOSFET(有多層鰭構造)，還有高介電常數閘極介電層、多層閘極金屬電極(接近中能階功函數)、提高的源汲極等特徵。跨越那些範疇，強調取代性的新異材料(與矽有關或除外)及元件結構性架構(與CMOS有關連或除外)將格外顯得是有其必要的。SST-AP/Taiwan
致謝
由衷感謝與Mark Gardner、Larry Larson、Byoung Hun Lee、Daniel Pham及Robin Tichy的訪談討論。Smart Cut是S.O.I TEC Silicon On Insulator Technologies 的註冊商標。ELTRAN是Canon公司的註冊商標。
參考文獻
1. H.R. Huff, P.M. Zeitzoff, "The 'Ultimate' CMOS Device: A 2003 Perspective," Intl. Conf. on Characterization and Metrology for ULSI Technology, AIP 683, pp. 107?24, 2003.
2. G.K. Celler, S. Cristoloveanu, "Frontiers of Silicon-on-Insulator," J. Appl. Phys., 93, pp. 4955-4978, 2003.
3. A. Wittkower, "Some Manufacturing Techniques for Thin Film SOI," ULSI Process Integration II, ECS PV 2001-2, pp. 495-505, 2001.
4. V.P. Trivedi, J.G. Fossum, "Nanoscale FD/SOI CMOS: Thick or Thin BOX?" submitted to Electron Device Letters, 2004.
5. H.R. Huff, P.M. Zeitzoff, "An Analytical Look at Vertical Transistor Structures," Solid State Technology, p. 59, Aug. 2004.
6. M. Bulsara, B. Standley, G. Celler, D. Myers, H.R. Huff, "Sematech Tackles Emerging Materials," Solid State Technology, pp. 50-54, Jan. 2004.
7. D.A. Antoniadis, A. Wei, A. Lochtefeld, "SOI Devices and Technology," Proc. 29th European Solid-State Device Research Conf., pp. 81-87, 1999.
欲需求更多的相關資料，可與International Sematech 的Howard Huff聯絡。地址：2076 Montopolis Dr.,Austin,TX 78741；電話：512/356-3334，電子郵件信箱：howard.huff@sematech.org
半導體科技 > 雜誌導讀 日期：2005/4/13
http://ssttpro.acesuppliers.com/semiconductor/Magazine_Details_Index_Id_34.html
GlobalFoundries與三星聯手開發14奈米 FinFET，並獲得AMD CPU/GPU全面採納，又與AMD簽訂五年晶圓供應合約共同開發7奈米製程，GlobalFoundries最近發展得很順利，接下來又要進軍12奈米製程了，但走的是道路有些特殊：FD-SOI(全耗盡型絕緣層上矽)。
目前半導體製程已經全面從2D電晶體轉向3D電晶體，Intel、台積電、三星以及GlobalFoundries都在開發中。
另一方面，AMD雖然製程上一直落後，但有個獨門密技那就是SOI(絕緣層上矽)，當年與藍色巨人IBM合作開發，可以將製程提高半代水平，其優秀表現也是有目共睹的。
不過，AMD進入32奈米之後就拋棄了SOI，不過獨立後的GlobalFoundries一直保留著SOI技術，還收購了IBM的相關技術，後者最新的Power8就是採用22奈米 SOI製程製造的。
GlobalFoundries之前已經全球第一家實現22奈米 FD-SOI(22FDX)，號稱性能功耗指標堪比22奈米 FinFET，但是製造成本與28奈米相當，適用於物聯網、行動晶片、RF射頻、網路晶片等，已經拿下50多家客戶，2017年第一季度量產。
現在，GlobalFoundries又宣布了全新的12奈米 FD-SOI(12FDX)製程，計劃2019年投入量產。
GlobalFoundries表示，12FDX製程的性能等同於10奈米 FinFET，但是功耗和成本低於16奈米 FinFET，相比現有FinFET製程性能提升15％，功耗降低50％，光罩成本比10奈米 FinFET減少40％！
它還將提供業界最寬泛的動態電壓，通過軟體控制電晶體大大提升設計彈性，在高負載時可提供最高性能，靜態時則具備更高能效。
該製程也是針對低功耗平台的，包括行動計算、5G網路、人工智慧、自動駕駛等等，NXP半導體、VeriSilicon半導體、CEATech、Soitec等都參與了合作。
GlobalFoundries正在德國德累斯頓Fab 1晶圓廠推進12FDX製程的研發，預計2019年上半年完成首批流片，並在當年投入量產。
GlobalFoundries現在是雙管齊下：低功耗方面主打22/12DFX，尤其後者可以替代10奈米 FinFET；高性能方面直接進軍7奈米 FinFET。
TechFeed科技讀報 2016-09-11
https://techfeed.today/2016/09/11/globalfoundries%EF%BC%9A2019%E5%B9%B4%E9%87%8F%E7%94%A212%E5%A5%88%E7%B1%B3-fd-soi%E8%A3%BD%E7%A8%8B-%E6%80%A7%E8%83%BD%E7%AD%89%E5%90%8C%E6%96%BC10%E5%A5%88%E7%B1%B3-finfet/
-----------------------------------------------
格羅方德推12奈米FD-SOI製程 拓展FDX路線圖
半導體晶圓廠格羅方德發表全新的12nm FD-SOI半導體工藝平台12FDXTM，實現了業內首個多節點FD-SOI路線圖，從而延續了其領先地位。新一代12FDXTM平台建立在其22FDXTM平台的成功基礎之上，專為未來的移動計算、5G連接、人工智能、無人駕駛汽車等各類應用智能係統而設計。
隨著數以百萬計的互聯設備出現，世界正在逐步融合為一體，眾多新興的應用也不斷要求著半導體的進一步創新。用於實現這些應用的芯片正逐漸演進為微系統，集成包括無線連接、非易失性存儲器以及電源管理等在內的越來越多的組件，這不斷驅動著對超低功耗的需求，格羅方德半導體全新的12FDX工藝正是專為實現這前所未有的系統集成度、設計靈活性和功耗調節而設計。
12FDX為系統集成樹立了全新標準，提供了一個將射頻（RF）、模擬、嵌入式存儲和高級邏輯整合到一個芯片的優化平台。此外，該工藝還通過軟件控制晶體管實現按需提供峰值性能，同時平衡靜態和動態功耗以取得頂級能效，實現業內最廣泛的動態電壓調節和無與倫比的設計靈活性。
格羅方德半導體首席執行官Sanjay Jha表示，某些應用需要FinFET晶體管的高級性能，但大多數聯網設備需要在性能和功耗之間實現更高的集成度和靈活性，同時還要求低於FinFET的成本。
格羅方德的22FDX和12FDX工藝為打造下一代智能系統提供了一條新路徑，填補了行業路線圖的空白。格羅方德的FDX平台可大幅降低設計成本，重新打開了先進節點遷移的大門，並促進生態系統內的進一步創新。
格羅方德半導體全新的12FDX工藝基於一個12nm全耗盡平面晶體管（FD-SOI）平台，能夠以低於16nm FinFET的功耗和成本提供等同於10nm FinFET的性能。該平台支持全節點縮放，性能比現有FinFET工藝提升了15%，功耗降低了50%。
林利集團的創始人兼首席分析師Linley Gwennap則評價，芯片製造已經不再是將某一個微縮工藝用於一切產品。雖然FinFET是最高性能產品的首選技術，但對於許多成本敏感型的移動和物聯網產品來說，其要求以盡可能低的功耗提供仍然足夠的時鐘速度，行業路線圖並不夠清晰。格羅方德半導體的22FDX和12FDX技術定位恰到好處，填補了這一空缺，為先進節點設計提供了另一個替代遷移路徑，尤其是針對那些希望降低功耗卻不增加量產成本的設計。格羅方德半導體現在是22nm及以下節點FD-SOI的唯一提供者，在業內擁有明確的差異化特徵。
IBS, Inc創始人兼CEO Handel Jones也表示，FD-SOI技術能夠為那些需要差異化設計的廠商實現功耗、性能和成本之間的實時權衡。格羅方德推出全新12FDX，提供了業內首個FD-SOI路線圖，為先進節點設計提供了一條最低成本的遷移路徑，有助於實現未來的智能客戶端、5G、AV/VR和汽車市場互聯繫統。
目前，格羅方德位於德國德累斯頓的正在全力準備進行12FDX平台的研發活動和後續生產，客戶流片預計將於2019年上半年啟動。
恩智浦半導體i.MX應用處理器產品線副總裁Ron Martino也指出，恩智浦半導體公司的下一代多媒體應用處理器正在使用FD-SOI的優勢，以奠定其在汽車、工業和消費應用中提供超低功耗和按需調整性能的領先地位。
格羅方德半導體的12FDX技術將FD-SOI拓展到了下一個節點，是對這個行業一個極大的補充。其將會進一步擴大平面結構器件提供更低風險、更廣泛動態範圍以及更具競爭力性價比的能力，從而實現未來的智能聯網安全系統。
芯原股份有限公司總裁兼首席執行官戴偉民表示，公司利用其平台化芯片設計服務（SiPaaS）和為片上系統提供一流IP和設計服務的經驗，成為FD-SOI設計的先行者之一。FD-SOI技術的獨特優勢為公司在汽車、物聯網、移動連接和消費電子市場細分領域具備了差異化特徵。芯原期待擴大和格羅方德半導體的合作，利用其12FDX向中國市場的客戶提供高質量、低功耗和經濟高效的解決方案。
法國原子能中心科研所（CEA Tech）下屬研究機構CEA-LETI首席執行官Marie Semeria指出，12FDX的發展將在功耗、性能和智能調節方面實現另一個突破，因為12nm能夠實現最佳的雙重曝光，而且能夠以最低的製程複雜度提供最好的系統性能和功耗。LETI團隊和格羅方德半導體在美國和德國為了FD-SOI技術的擴展路線圖相互協作，取得了這個可喜的成果，其將成為實現聯網設備的片上系統完全集成的最佳平台。
Soitec的首席執行官Paul Boudre則說，非常高興看到22FDX擁有強大的發展動力，擁有非常堅定的無晶圓廠商客戶採用者。格羅方德12FDX技術將進一步擴大FD-SOI的市場普及。Soitec已經做好充分的準備來支持格羅方德半導體，為其提供高產量、高質量的22nm至12nm的FD-SOI襯底。這是一個驚人的機會，為新的移動和連接應用發展提供了及時的巨大動力。
【CTIMES 編輯部 報導】 2016年09月09日 星期五
------------------------------------------------------
FD-SOI製程決勝點在14奈米！
產業資深顧問Handel Jones認為，半導體業者應該盡速轉移14奈米FD-SOI (depleted silicon-on-insulator)製程，利用該技術的眾多優勢…
半導體與電子產業正努力適應製程節點微縮至28奈米以下之後的閘成本(gate cost)上揚；如下圖所示，在製程微縮同時，每單位面積的邏輯閘或電晶體數量持續增加，其速率高於晶圓片成本增加的速率。在另一方面，當製程特徵尺寸縮減時，晶片系統性與參數性良率會降低，帶來較高的閘成本。
20160615 FDSOI NT01P1
在理想環境下，每單位面積良率(yield per unit area)會與特徵尺寸的縮減一致，因而帶來閘成本的下降；不過現實情況並非如此，因為越來越多的疊對(overlay)等等因素會影響良率。當製程特徵尺寸縮小，也會帶來性能提升以及整體功耗的降低，但代價是更高的閘成本。
製程節點轉移至5奈米，需要採用深紫外光(EUV)微影技術；EUV雖然可以減少多重圖形(multiple patterning)步驟以及疊對問題導致的良率損失，晶圓處理成本將會提升，因此導致閘成本跟著提高。半導體產業可以採用現有的技術藍圖嘗試提高系統與參數良率，或者是評估其他的技術選項。
180奈米(0.18微米)晶圓代工市場的需求量仍然很高，而28奈米的12吋晶圓產量在接下來10~15年將超過150K WPM；因此，新一代的製程技術選項可以擁有約20~30年的生命週期。
除了FinFET之外的技術選項是FD-SOI，對該技術功能的分析顯示，其性能與功耗等同於甚至超越FinFET；雖然FinFET結構能為數位設計提供優勢，但在高頻以及類比混合訊號設計方面，FinFET架構卻有成本與技術上的劣勢。
相較於其他製程技術選項，物聯網(IoT)與Wi-Fi組合晶片等應用，能以FD-SOI達到最佳實現。下表是以16/14奈米FinFET與14奈米FD-SOI晶圓製造成本的比較；分析顯示，14奈米FD-SOI晶圓成本比16/14奈米FinFET低了7.3%，最重要的原因是前者光罩步驟數較少，因此也縮短了晶圓廠生產FD-SOI晶圓的週期。
20160615 FDSOI NT01P2
雖然晶圓成本很重要，對使用者來說還有一個更重要的因素是閘成本；這些成本的比較如下表所示。閘成本是基於晶圓成本、晶片尺寸、產品良率的組合，假設FinFET與FD-SOI兩種製程技術生產的晶片尺寸相當，14奈米FD-SOI的閘成本比16/14奈米FinFET低了16.6%，而晶圓廠指標(wafer fab metrics)也相當。這顯示了FD-SOI頗具競爭力的優勢。
20160615 FDSOI NT01P3
此外FinFET製程與FD-SOI製程產品的性能也差不多，FD-SOI的功耗則因為使用反偏壓(back biasing)與閾值電壓(threshold voltage)而低於FinFET；反偏壓是在FD-SOI環境中達成性能與功耗權衡的關鍵因素。
FD-SOI可望微縮至7奈米節點
ARM發表過一篇分析報告，指出Globalfoundries的22奈米FD-SOI技術，能讓很多設計在性能與功耗方面與14LPP製程媲美；而期望14奈米FD-SOI能擁有更低的成本，並有效因應許多正嘗試以10奈米或7奈米FinFET製程實現之設計的性能與功耗問題。
此外，法國研究機構CEA-Leti已經分析過了將FD-SOI製程微縮至7奈米的潛力，其結果如下圖所示；能微縮至7奈米，意味著FD-SOI可以擁有超過30年的生命週期，特別是針對物聯網以及其他低功耗混合訊號設計。
20160615 FDSOI NT01P4
Globalfoundries已經建立了22奈米FD-SOI晶圓產能，並證實在數位、混合訊號與RF功能性方面表現優異；三星電子(Samsung Electronics)建立了28奈米FD-SOI產能，採用該製程實作的設計數量正快速增加；意法半導體(STMicroelectronics)也有28奈米FD-SOI產能，而且是第一家能顯示該製程超越28奈米高介電金屬閘極(HKMG)塊狀CMOS製程的競爭力。
對於14奈米FinFET技術的採用者來說，轉移至14奈米FD-SOI製程可取得明顯的好處；製程轉移成本應該不高，因為後段製程(BEOL)可以是相同的。雖然新的程式庫與IP還需要開發以及認證，14奈米FD-SOI製程的生命週期應該有20~30年。
FD-SOI是FinFET與三閘極電晶體架構(Tri-Gate)的互補技術；對半導體產業來說很重要的是，最佳技術應該是針對關鍵應用，而非讓晶圓供應商聚焦於最大化FinFET結構的財務優勢。在法國南部以非常少量專業技術崛起的FD-SOI，現在已是具備全球市場能見度的高利潤技術，半導體業者應該考慮快速轉移至該製程以體驗其優勢。
編譯：Judith Cheng
(參考原文： FD SOI Benefits Rise at 14nm，by Handel Jones)
EE Times Taiwan 電子工程專輯 2016年6月15日Handel Jones
http://www.eettaiwan.com/news/article/20160615NT01-FDSOI-14nm
------------------------------------------------------------------------------
FD-SOI會是顛覆性技術嗎？
全耗盡型絕緣上覆矽(FD-SOI)製程技術正從原本的「遲到」(too-late)位置搖身一變，成為可望在物聯網(IoT)與汽車市場取代鰭式場效電晶體(FinFET)的理想替代方案了。對於許多人來說，業界主導廠商代表出席一場相關領域的業界活動，象徵著為這項技術背書。
「我認為，FD-SOI正蓄勢待發。也許還得經過幾年的時間，但它終將獲得新的動能，並發展成為一項關鍵技術，」International Business Strategies (IBS)創辦人兼執行長Handel Jones指出。
相較於FinFET，FD-SOI具備更多優點。雖然FinFET的性能極高，但少了成本效率。FD-SOI基板雖然較昂貴，但製程卻較低功耗、bulk性能更好，也更適用於RF——而這正是IoT的關鍵。從設計的觀點來看，FD-SOI較簡單，讓工程師在矽後(post-silicon)仍能調整產品。
VLSI Research調查選擇FD-SOI的主要原因
「如果全球最大的公司——英特爾(Intel)在進入真正的14nm時遇到困難，你就會知道這項技術並不簡單。」VLSI Research執行長Dan Hutcheson補充說，決定採用FD-SOI製程存在一些商業因素。「最重要的原因在於其設計較簡單，上市時程也變得更快了——特別是對於一家規模較小的組織而言。我知道有許多人反而不喜歡它像是便宜版的FinFET，但它確實如此。」
VLSI Research針對半導體業者的FD-SOI發展藍圖展開調查
在日前於美國加州舉行的FD-SOI研討會上，業界大廠也支持Hutchenson的看法。恩智浦(NXP )詳述採用28nm FD-SOI成功打造i.MX 7和其它8款處理器；Sony宣佈正出貨0.65 Volt GPS晶片；新思(Synopsys)、益華(Cadence)、Ciena和意法半導體 (STMicroelectronics)也陸續發表相關產品或研究成果；三星(Samsung)宣佈今年有10款28nm製程的產品投片，而GlobalFoundries則將投入其於德勒斯登(Dresden)晶圓廠的大部份產能於22nm FD-SOI製程。
Soitec技術長Carlos Mazure說，對於FD-SOI產業來說，三星和GlobalFoundries發表的「有力聲明」可說是個好兆頭，「它主要在告訴這個領域，現在有兩種代工製程、有競爭、也有市場驅動力，他們正競相爭取無晶圓廠支持…而這對整個生態系統來說是良性的。」
雖然代工廠是整個議題的關鍵，ARM出現在這場研討會中更備受矚目。Mazure說，ARM大多都在場邊觀戰等待最終定局，但這次的現身更為此憑添可靠性。「只要ARM出聲，就像晶片已就緒了。”
「我們認為，22nm FD-SOI可讓你的性能提高一倍，並改善10倍的漏電問題。很顯然地，這相當具有說服力。」ARM實體設計部門總經理Will Abbey表示，「ARM的Cortex A32與A35核心具備低功率與高效能懮勢，能夠適當地為功率敏感的IoT應用進行反向閘極偏置，顯然是FD-SOI的理想方案。」
FD-SOI市場成形
從代工廠的立場來看，Jones估計，瞄準FD-SOI規劃的資金將在2020年以前達到150-200億美元左右，其中約有120億美元將用於28nm，而30億美元則分配於22nm。他預計，在同一期間的FD-SOI產品將有300-400億美元的規模。
各製程節點的FDSOI代工市場規模預測（來源：International Business Strategies）
儘管如此，Hutchenson說，選擇FD-SOI存在複雜的風險，它取決於公司的目標市場，以及願意為此製程技術堅持到底的決心。
「我們需要業界一些真正強而有力的大廠登高一呼，而且必須由一些EDA公司、代工廠與感測器公司共同組成。」
這些業業巨擘們也必須發展一個IP生態系統。同時，工程師們必須學習新的設計技巧。
「FD-SOI提供了非常有趣的設計原則——即反向偏置。這個技巧在50年前有效地與微縮、摻雜技術並用，」Mazure指出，「但由於效率不高且久被遺忘，年輕一代的設計人員過去並未學習。因此，工程師社群必須重新學習這項設計技巧。」
此外，從較小的製程節點來看，這項技術也面臨著與FinFET類似的問題。三星現正研究開發20nm或14nm FD-SOI的「均衡成本要素」，而GlobalFoundries則在一年內投資了10億美元，用於研發下一代的製程幾何。
VLSI Research眼中的SOI製程節點開發藍圖
雖然FD-SOI可望成為FinFET的實際替代方案，特別是針對需要微縮成本、類比優勢與可靠功率的市場；不過，Hutchenson總結說，FD-SOI還稱不上是真正的顛覆性技術。
Hutchenson強調，「FD-SOI並不具有顛覆性，但可望推動顛覆性進展。IoT才最具有顛覆力量：它將會像智慧型手機一樣帶來強大的顛覆性進展。」
編譯：Susan Hong
(參考原文：FD-SOI Expands, But Is It Disruptive?，by Jessica Lipsky)
電子工程專輯 2016年04月18日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800721068_480202_NT_6edaaf69.HTM
--------------------------------
GLOBALFOUNDRIES 領先業界率先推出 22 奈米 FD-SOI 技術平台
為滿足下一代連網裝置超低功耗的需求，GLOBALFOUNDRIES 13 日宣布推出一項特別研發的最新半導體技術：「22FDXTM」平台，能達到媲美 FinFET 的性能和能效，成本趨近於 28 奈米平面式（Planar）技術，讓不斷推陳出新的主流行動、物聯網、RF 連結及網路市場有了最佳解決方案。
雖然有些應用會要求到 3D FinFET 電晶體最頂級性能，但多數的無線裝置需要的是性能、功耗和成本之間的最佳綜合考量。
運用業界率先推出的 22nm 2D FD-SOI 技術（Fully Depleted Silicon-on-Insular；全空乏絕緣覆矽），22FDX 提供了成本敏感應用最佳的選擇途徑。
憑藉業界最低 0.4 伏特的運作電壓，達到超低動態功耗、更低熱效應，以及更精巧的最終產品尺寸規格。相較於 28nm，22FDX 晶粒尺寸縮減 20%，光罩數目減少 10%；而相較於 foundry FinFET，更減少近 50% 的浸潤式微影層。
GLOBALFOUNDRIES 公司營運長 Sanjay Jha 表示：「22FDX 平台讓客戶善用最佳的功耗、性能和成本之綜合表現，推出有別於市場的產品。22FDX 率先推出即時系統軟體可控制電晶體特性，系統設計師能夠動態平衡功率、性能和漏電。此外，對於 RF 和類比整合來說，這個平台提供了最佳的調整彈性同時具備最高的能源效率。」
22FDX 運用 GLOBALFOUNDRIES 在德國德勒斯登廠先進 300mm 生產線上 28 奈米高量平台來生產。這項技術奠基於對歐洲最大的半導體晶圓廠近二十年的長期投資，並且預示了德國矽谷地區發展的新扉頁。
GLOBALFOUNDRIES 在德勒斯登發布的 FDX 平台上投資了 2 億 5 千萬美元作為技術發展和早期 22FDX 產能建立，屆時自 2009 年以來對於 Fab 1 總投資額將超過 50 億美元。同時也計畫進一步投資以因應客戶需求。此外，GLOBALFOUNDRIES 與研發團隊和業界龍頭合作，共建穩健生態系統，不但加速產品上市時間並且提供 22FDX 系列各產品。
GLOBALFOUNDRIES22FDX 平台實現用軟體控制電晶體特性，以達到在靜態電源、動態電源以及效能間作到即時調適。並包含一系列多元產品，符合不同應用需求：
22FD-ulp：針對主流低成本智慧型手機市場，超低功耗產品的功能提供了 FinFET 之外另一種選擇。透過基底偏壓技術，22FD-ulp 比起 0.9 伏特 28nm HKMG，功耗能夠降低超過 70%，而功率和性能都媲美 FinFET。對於部分物聯網和消費應用，平台可在 0.4 伏特下運作，並相較於 28nm HKMG 能減少 90% 的功耗。
22FD-uhp：運用類比整合的網路應用，22FD-uhp 能在最小能耗的情況達到與 FinFET 同級超高性能。22FD-uhp 客製化設計包含順向體偏壓、應用最佳化金屬堆疊和支援 0.95v 驅使電壓。
22FD-ull：超低漏電性能適用於可穿戴和物聯網裝置，具備與 22FD-ulp 相似功能，將漏電降至最低1pa/um。結合低運轉功率、超低漏電和彈性基底偏壓特性，能夠開發出全新等級，功耗大幅減低的電池供電穿戴裝置。
22FD-rfa：此一射頻類比產品提供更高的資料傳輸速率以及較低系統成本下 50% 的功耗減省，能夠滿足包括 LTE-A 行動接收器、高階 MIMO WiFi 整合晶片以及毫米波雷達在內等大量射頻應用極為嚴苛的要求。主動射頻元件後閘功能則能降低甚至免除主要射頻訊號路徑線路中複雜的補償電路，射頻設計者因而可以提取出更多內在的 Ft 效能。
GLOBALFOUNDRIES 與重要客戶和生態系統夥伴密切合作，鑽研最佳設計方法和完整的基礎與複雜專利開發。2016 下半年將開始提供設計初始套件和初版製程設計套件，以及進行風險生產。
作者 TechNews | 發布日期 2015 年 07 月 14 日 16:35
--------------------------------
FD-SOI製程技術已到引爆點？
身為記者，我有時候會需要經過一系列的資料收集──通常包含非正式評論、隨機事實(random facts)、推特文章、研討會/座談會資料或是公關宣傳稿，然後才能把許多線索串聯在一起；全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD-SOI)就是一個例子。
我從美國旅行到中國接著又到歐洲，在與電子產業人士討論技術的過程中，發現FD-SOI從一個不容易了解的名詞，逐漸變得越來越「有形」。關於這個技術，我在最近這幾個星期所收集到的隨機事實包括：
˙中國「大基金」(中國國家積體電路產業投資基金的簡稱)主席最拜訪法國半導體材料供應商SOITEC (該公司是FD-SOI專家，意味著中國政府基金對FD-SOI技術興趣濃厚)。
˙晶圓代工業者GlobalFoundries執行長Sanjay Jha與FD-SOI技術領域的關鍵高層開了一場會議(而據說Jha曾問過尖銳的問題，例如「(FD-SOI的)客戶在哪裡？」)。
˙對中國的上海華力微電子(Huali Microelectronics)是否該轉型為FD-SOI代工廠的討論持續中；華力是一家上海政府佔大多數股份的合資企業，其餘股東包括華虹集團(Huahong Group)、華虹宏力半導體(Grace Semiconductor)等。
˙不久前(6/7~11)在美國舊金山舉行的年度設計自動化大會(Design Automation Conference，DAC)上，一個旨在為FD-SOI技術晶片開發提供設計服務與支援的聯盟平台，宣布了關於其合作夥伴的細節資訊。
˙三星(Samsung)在DAC期間大力推銷FD-SOI晶圓代工業務。
˙FD-SOI技術的支持者顯然開始改變其論調，不再強調FD-SOI與FinFET製程的比較，而是推廣FD-SOI製程在類比、混合訊號與RF元件的製造。
大器晚成的FD-SOI似乎很容易被產業界「看扁」，特別是半導體產業龍頭如英特爾(Intel)與台積電(TSMC)似乎已經將FinFET當成標準技術。甚至在中國，展訊(Spreadtrum)董事長暨執行長李力游，對FD-SOI也有與業界多數人類似的看法，他不久前接受專訪時對我說，FinFET的成本逐漸降低、良率越來越高：「如果我們兩年前是選擇FD-SOI，情況可能完全不同。」
英特爾近來對展訊的新東家，中國紫光集團(Tsinghua Unigroup)投資了15億美元；該公司準備委託英特爾以14奈米FinFET製程代工晶片，並將未來目標訂在10奈米節點(參考閱讀)。
中國是FD-SOI 的未來？
不過中國晶片設計服務業者芯原(VeriSilicon)執行長戴偉民(Wayne Dai)有相反的看法，他將中國視為FD-SOI的未來；與其不斷地在FinFET製程方面追趕台積電或英特爾的腳步，他認為現在正是中國投資FD-SOI，並用以作為低功耗製程的替代方案。
戴偉民在上海接受EE Times 美國版訪問時坦承，FD-SOI面臨三大挑戰：缺乏基板、IP以及客戶；對任何想採用FD-SOI技術的人來說，上述挑戰都是足以讓人卻步的問題，但戴偉民認為，那些障礙很快就會被掃除。
法國業者SOITEC擁有獨家的SmartCut製程技術，已經在歐洲與新加坡生產SOI晶圓；日本信越化學(Shin-Etsu Chemical)旗下的信越半導體(Shin-Etsu Handotai)自1988年就開始供應SOI晶圓，該公司自1997年開始授權SOITEC生產薄SOI晶圓片的智慧切割技術(Smart Cut)，並供應FD-SOI晶圓。
戴偉民表示，理想的狀態是希望能看到有更多公司、或許是以合資企業的方式能進入上海，從事SOI基板的生產；他表示，雖然距離實現還有一段距離，但這樣的發展前景一直被積極遊說中。至於FD-SOI 技術IP的可取得性也是一個問題，對此志在成為「IP強權」的芯原，也一直站在FD-SOI技術前線。
在最近的美國DAC大會上，FD-SOI 陣營還有另一次出擊，一個合作夥伴包括STMicroelectronics (ST)、CEA-Leti (主導者)、CEA-List、CMP、Mentor Graphics、Cortus、Dolphin Integration與Presto Engineering等公司的Silicon Impulse平台首度亮相，將提供FD-SOI技術相關的IC設計服務、IP核心、仿真器、測試服務以及晶圓共乘(multi-project wafer shuttles)。
客戶在哪裡？
FD-SOI技術最後一個挑戰就是缺乏大客戶；有一家名為Synapse Design的設計服務業者最近接受產業媒體訪問時表示，該公司參與了4家客戶的FD-SOI投片，並還有3家以上正在進行設計，估計到今年底將會至少有7款FD-SOI晶片產品投片。
Synapse Design總裁暨執行長Satish Bagalkotkar表示，該公司的客戶包括數家鎖定不同市場領域的亞洲業者，這些業者正在協助大型美國公司在下一代產品使用FD-SOI技術。不過該公司對於客戶名稱三緘其口。
最後，哪家晶圓代工廠有FD-SOI晶片的生產能力？包括GlobalFoundries (幾年前就宣布)與三星(去年宣布)都曾表示可提供FD-SOI製程晶圓代工；此外ST也在歐洲擁有一個建立數年的FD-SOI 晶片生產據點。不過FD-SOI晶片生產似乎尚未有明顯進展，包括GlobalFoundries 或三星到目前為止都沒有發表過相關訊息。
這個狀況可能將有改變；有部分產業界人士，包括芯原的戴偉民都認為，28奈米製程節點技術的生命週期預期會較長，因此為多種製程技術與差異化提供機會。舉例來說，三星已經同意扮演量產FD-SOI設計的代工廠，該公司首度積極在DAC介紹其FD-SOI技術進展，以拉攏有意採用該製程的客戶(連結原文可看到三星簡報內容)。
(參考原文： Has FD-SOI Hit Its Tipping Point?，by Junko Yoshida)
電子工程專輯/編譯：Judith Cheng 2015年06月18日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800713396_480202_NT_d1f5307a.HTM
-----------------------------------------------------------------
專家觀點：FD SOI是20奈米節點最佳方案
全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD SOI)是 28奈米與 20奈米半導體製程節點的最佳解決方案，主要原因是該技術與塊狀CMOS製程技術相比，其成本與洩漏電流較低，性能表現則更高。
同樣是100mm見方大小的晶片，採用 28奈米 FD SOI 製程的成本比塊狀CMOS 製程低3%，在 20奈米節點則可以進一步低30%；這是因為帶來更高參數良率的同時，晶圓成本也更低。此外相關資料也顯示，FD SOI製程裸晶的複雜度與塊狀CMOS製程比較，低了10%~12%。
更小的裸晶面積與更高的參數良率之結合，FD SOI製程在20奈米節點的產品成本優勢會比塊狀CMOS製程多20%；在28奈米節點，FD SOI的性能則比20奈米塊狀CMOS高出15% (參考下圖)。
FD SOI製程在高/低Vdd方面能提供比塊狀CMOS製程的能源效益(efficiency levels)表現；FD SOI在位元單元(bit cells)上的功率效益(power efficiency)也高出塊狀 CMOS，是因為較低的洩漏電流以及對α粒子更好的免疫力。
儘管有種種因素，英特爾(Intel)仍決定在22奈米節點採用 FinFET 而非塊狀CMOS製程；該公司選擇22奈米而非20奈米節點的原因，是為了要免除對雙重圖形(double patterning)微影技術的需求。
晶圓代工業者一開始計畫轉向採用16/14奈米FinFET製程，而非20奈米塊狀CMOS製程，但現實情況是FinFET目前的元件結構到2017年第四季以前都無法提供具成本競爭力的產品。
因此晶圓代工業者調整了相關計畫；以台積電(TSMC)為例，該公司的20奈米塊狀CMOS製程業務估計貢獻該公司 2014年總營收(23億美元)的10%，在2014年第四季(估計營收11億美元)其營收貢獻度更可達到20%。
不過筆者認為，20奈米塊狀CMOS製程在每閘成本方面無法低於28奈米節點，這對大量生產的手機晶片來說至關重要；因此產業界在20奈米與16/14奈米FinFET製程的量產速率相當不確定。有一個可能性是，28奈米晶圓產量到2020年仍將維持高水準。
將FD SOI製程微縮至14奈米(也就是ST所說的10奈米)，其成本優勢會比FinFET高出許多；這意味著FD SOI同時具備短期性與長期性的優勢，無論是在成本、功耗與性能表現上。
產業界不採用 FD SOI 製程的一個原因是缺乏來自供應鏈的支持，以及對於技術未標準化的疑慮；不過包括Soitec、SunEdison與 Shin-Etsu Handotai等廠商都已經開始供應FD SOI 晶圓片，如果產業界採用該技術，那些廠商能擴展產能應對供應鏈的挑戰。
其他問題包括開發新IP與IP庫的需求、需要具備基底偏壓(body biasing)設計能力的人才，以及確保設計流程的建立等等；在這些方面，各家領導級EDA供應商已經表示有解決方案，學習基底偏壓設計技術並非難事。
當半導體產業的時間表是以製程技術每兩年升級一次的週期前進，走不同的路線是有高風險的；但隨著新一代技術的發展時程延長──以及估計28奈米與衍生技術將到2020年都維持高晶圓產量──不做出最好的選擇恐怕得面臨更高的風險。
編譯：Judith Cheng
(參考原文：20nm Dilemma Explained，by Handel Jones)
電子工程專輯 2014年04月08日
http://archive.eettaiwan.com/www.eettaiwan.com/ART_8800696925_480202_NT_c78fab70.HTM
--------------------------------------------------------------
突破FinFET/FD-SOI瓶頸 DDC技術讓SoC更省電
為解決28奈米IC漏電流問題，產業界已開始採用全耗盡型(Fully Depleted)電晶體進行IC設計，如鰭式電晶體(FinFET)、全耗盡型絕緣層覆矽(FD-SOI)，以及深度耗盡通道(DDC)等。其中，DDC技術可克服FinFET與FD-SOI成本與技術挑戰，尤其適合低成本SoC開發。
在28奈米(nm)及更小的先進製程技術發展下，漏電流功耗已經成為IC設計者最大考量之一，因其將使整個IC總體功耗增加30%50%。漏電流功耗的產生主要是因為電晶體即便處於關閉狀態，通道中仍然會有次臨限電流通過。
除漏電流功耗帶來的挑戰外，降低動態功耗也至關重要。降低供應電壓(Vdd)，又稱為Vdd縮減，是降低總體動態功耗最為有效的辦法。但這又給設計者帶來另一個難題：由於較低的供應電壓會導致電路洩漏更多，從而使得漏電流功耗增加。
次臨限驅動的漏電流功耗主要受兩個因素影響：電性控制和臨界電壓變異。當技術發展到新一代製程時，為實現密度提升的期望，電晶體的尺寸必須縮小，而電性及變異都會因此受到影響。
元件的電性通常以次臨界斜率(SS)和汲極引起之能障降低(DIBL)衡量。在先進的技術中，這些參數變得較差，嚴重影響到電路性能與漏電功耗間的權衡。這個問題對於行動應用和消費性多媒體應用尤其嚴重，因其依賴於降低供應電壓Vdd以減低動態功耗。
關於變異，對於常規基體互補式金屬氧化物半導體(CMOS)製程而言，一個主要的問題是隨機摻雜擾動(RDF)，亦即電晶體通道中雜質原子的確切數目和位置的變異。RDF由於固有的隨機性，很難透過傳統的製程優化得到控制。在先進的技術製程中，因為尺寸縮小，通道內的原子數目很少，統計平均受到限制，因而對這種效應更為敏感。對於65奈米以下的節點，常規基體CMOS中超過60%的電壓臨界值(VT)變異是由RDF引起。
全耗盡型電晶體露曙光
業界普遍認為近期內解決變異和電性控制的最好辦法是轉向全耗盡型電晶體，包括三維(如FinFET)和平面(如FD-SOI或是SuVolta的Deeply Depleted Channel, DDC技術)。
經過10多年的深度研發，FinFET概念終於隨著近期英特爾(Intel)新的中央處理器(CPU)產品線的啟動而商品化。該產品使用英特爾所謂的三閘(Tri-Gate)在最新的22奈米技術上實現。英特爾採用這項技術並清楚表明FinFET很適合高效能CPU應用。
然而，在行動產品市場中，價格和功耗對於系統單晶片(SoC)而言是主要考量因素。高度複雜的3D元件製造所要求的製程複雜度和成本皆大幅高於常規基體平面元件。此外，SoC與CPU相較下需要更多的元件類型，其中一些單靠FinFET技術達成有潛在的困難，例如控制輸入/輸出(I/O)元件中閘極引起的汲極漏電流。基於上述考量，3D元件並非行動SoC的理想選擇。
另一項近期受到關注的全耗盡型元件製造技術是全耗盡型SOI(FD-SOI)。意法半導體(STMicroelectronics)最近宣布將採用該項技術製造部分類型的行動SoC。據報導指出，使用FD-SOI技術製造的電路樣品手機可以透過降低供應電壓減少靜態隨機存取記憶體(SRAM)功耗達40%。但是，該項技術在特定市場的採用會受限於高成本，以及與關鍵的應力放大技術(如嵌入式SiGe S/D)之有效整合難度。
DDC技術降低功耗
SuVolta技術人員充分體認到FinFET和FD-SOI技術的優勢及挑戰，重新定義平面基體CMOS電晶體和相關電路，在毋需新的製造設備或設計架構的前提下，大幅降低功耗。其中，SuVolta的DDC低功耗技術已證明可以減低功耗達50%並維持原有運行速度。圖1顯示該項耗盡架構的基本原理。在典型應用中，DDC通道包含未摻雜或輕度摻雜區、VT設定區及篩選區幾個區域。
圖1 DDC耗盡架構的基本原理
未摻雜或輕度摻雜區
未摻雜或輕度摻雜區去除通道中的雜質以形成深度耗盡通道，可以減小隨機摻雜擾動，從而實現降低VDD，並提高載流子遷移率以增加有效電流。
VT設定區
VT設定區設定電晶體臨界電壓而不影響載流子遷移率。該區也將改善傳統電晶體的VT分布。
新電子/Thomas Hoffmann 2012/8
http://www.mem.com.tw/article_content.asp?sn=1208100007
----------------------------------------------------------------------
完全空乏型元件時代
平面式完全空乏型絕緣層覆矽(Planar FDSOI)元件尺寸縮放到11奈米，可用以改善短通道效應(short channel effect)，相較於其他選擇，Planar FDSOI元件具有更簡易的整合方案。
完全空乏型電晶體的技術優勢已廣為所知，並已由世界各地IC產業界與學術界的知名團隊進行廣泛的討論。完全空乏型(FD)元件使得IC產業界，於傳統平面體技術在元件尺寸面臨縮放競賽時，能克服此些障礙。完全空乏型電晶體可經由兩種基本方法製造：平面(planar)或垂直鰭式完全空乏型電晶體(vertical fin fully-depleted transistors)。平面式完全空乏型電晶體製造在超薄的絕緣層覆矽(Silicon-On Insulator)上，而鰭式場效電晶體(FinFET)元件製造在超窄的鰭式結構上，鰭式結構是以塊狀基板(bulk substrate)或SOI基板矽材雕刻而成，分如圖1a、1b、1c所示。
積體電路業界正面臨CMOS架構的選擇：是採用平面式FDSOI以維續進化式的尺寸縮放方向，或推出稱為鰭式場效電晶體(FinFET)或三閘(TriGate)三維立體電晶體。任一個選擇都伴隨著各自的挑戰。本篇文獻將討論鰭式場效電晶體(FinFET)和平面式完全空乏型絕緣層覆矽(FDSOI)元件的利弊與挑戰。
平面式完全空乏型絕緣層覆矽元件
超薄機身(UTB)SOI元件架構被廣泛的研究，在閘極長度縮減超過30nm，抑制短通道效應(Short Channel Effect)，並用以降低次臨界漏電流(subthreshold leakage)，一如國際半導體技術路線圖所推斷。高遷移通道(high mobility channels)與超薄機身SOI元件的組合，最為高密度，高性能和低功耗應用所訴求。未來的節點技術要求正趨動無數的基板解決方案。現今應用於高性能處理器和低功耗系統晶片(low power SOC)的部分空乏(PD)或傳統電晶體(Bulk transistor)架構，可能朝完全空乏型平面單閘電晶體或多閘結構演變，如圖一所示[1-3]。
控制靜電的平面式FDSOI元件
厚度均勻性(thickness uniformity)為控制平面式FDSOI元件臨界電壓變異(Vt variation)與短通道效應(SCE)的關鍵參數。典型的均勻性要求，包括晶圓均勻性(on-wafer uniformity)與晶圓間均勻性(wafer-to-wafer uniformity)。兩者的組合被列為層膜總厚度變異(LTTV)，並對厚度均勻性定義為總體製程容許度(overall manufacturing process window)。對所有的處理站以及所有的晶圓，超薄SOI(UTSOI)層的LTTV值必須滿足奈米或次奈米等級，以符合完全空乏規範。優化的SmartCut製程驗證了+/0.5nm的LTTV結果，與最苛刻的完全空乏技術全然相容，如圖二所示。同時，如果需要一個非常薄的深埋氧化層(BOX)，俾將完全空乏(FD)技術擴展到下個節點，深埋氧化層的厚度可以降到10 nm，甚至更低，能達到奈米等級的厚度均勻性，而不損元件的基本電性[4,5]。
儘管平面式單閘FDSOI元件，並不若多閘元件具備優異的尺寸縮放性，他們提供了能與既有平面式CMOS製程完全匹配的主要優點，並能將現有傳統式元件架構轉換為平面式FDSOI架構時的設計改變干擾降至最小，並選擇再使用基板矽智產(bulk-IPs) 以縮短開發時間或上市時間。 FinFET元件和平面式FDSOI都具有非摻雜通道(undoped channel)，以減少隨機摻雜擾動效應(random dopant fluctuation effects)，以改善臨界電壓變異如圖三所示[6]。完全空乏型元件俱備較小的臨界電壓變異，較陡的次臨界斜率以及更好的短通道效應，能讓IC電路以較低的工作電壓運作，用以降低動態功耗。未摻雜通道元件還可以改善低場遷移率(low field mobility)，所以完全空乏型元件不僅具有低功耗/漏電流，也具備高性能。為了遷移率增強，使用於平面體(planar bulk)或PDSOI技術的現有技術適用性，能對薄膜元件提供額外的推動[7,8]。目前，這些技術大多是基於由接觸孔蝕刻停止層(contact etch stop layer製程造成的製程誘導應變，增加了源汲極(S/D)區域內的SiGe或SiC[7]。然而，當尺寸縮放技術超過32/28nm時，更窄的體通道(body channel)減少了外部應力誘導效應(external stress-induced effect)，由於較小的閘距，誘導應力的影響將降低。
獲致極端縮放性與效能的多閘極元件
於過去十年，對一些多閘極元件架構進行了研究，以進一步提升通道的閘極控制(gate control)，延長摩爾定律到CMOS路線圖的終點。在這些元件架構中，使用SOI或塊狀基板的FinFET技術，分如圖一b和一c所示，最為所注意，因其所具有的自對準閘極(self-aligned gates)以及自對準閘極到汲極或源極(self-aligned gate to source/drain)。 FinFET元件為改善靜電完整性(electrostatic integrity)和總逆轉電荷(total inversion charge)的理想元件架構，並可能因為依據體積尺寸的體反轉(volume inversion)現象，導致較高的驅動電流、極佳的短通效應、近理想的次臨界斜率(SS~60mV/decade)和一個非常小的汲極引致能障下降(drain-induced barrier lowering , DIBL)[9]。Ernst等研究人員提出了雙閘極電晶體極佳跨導(transconductance)增加超過200％的報告[10]。數值模擬顯示閘長度短至10nm的多閘極電晶體的可行性；其所建議的鰭體結構寬度大約為FinFET元件閘長度(Lg)的一半。在其鰭體結構三面具有傳導通道(conducting channels)的FinFET，由英特爾命名為TriGate MOSFET[11]，TriGate的鰭結構寬度能與Lg同一尺寸。此種結構的優點包含了改善短通道效應，性能和表貌。然而，此種元件要求鰭體結構三面與角落的閘極介電層都為均勻，以避免多重臨界和可靠性議題。
FinFET電晶體的高寬比(AR)鰭高度/寬度以及緊湊的鰭距，有望於其性能與密度。FinFET結構的真正的挑戰，在於能夠精確的控制鰭寬度和鰭高度尺寸，並有能力縮放鰭寬度小至次20nm範圍，並在生產過程中精確的控制這些參數。此外，高AR比鰭狀體的閘極長度尺寸控制極為關鍵。必須進行嚴密的製程控制，以避免製程誘導性能與漏電流變異。鰭寬是藉由微影(lithography)或使用如硬遮罩的間隙壁(spacer)來控制，鰭寬可能誘發鰭線邊緣和鰭寬的粗糙度。鰭狀結構的蝕刻需要最佳化，減少表面損傷，以盡量減少FinFET-SOI和FinFET-Bulk的性能退化。鰭高度在性能控制與臨界電壓變化上扮演重要角色[12]。在這種情況下，FinFET-SOI鰭高度可由SOI厚度精確的加以控制，如圖二所示，然而FinFET-Bulk的鰭高度是由淺溝槽隔離(STI)氧化物的凹陷(recessing)所決定[11]。鰭高度變異不僅由STI凹陷氧化物所引起，也由如硬遮罩、溝槽蝕刻、通道停止製程(channel stop process)、負載效應(loading effec)等一些其他製程參數所貢獻。圖三比較不同元件架構的電晶體匹配特性，結果顯示平面式FDSOI在所有具備相同閘極尺寸的元件，得到最小的臨界電壓變異或AVt (Pelgrom coefficient)。FinFET-SOI如同平面式FDSOI擁有相似的AVt，不過具有更長的閘極長度。IMEC也證明了具有較佳的鰭高度控制與一個純粹無摻雜通道的FinFET-SOI(無通道停止摻雜)會比FinFET-Bulk擁有更小的臨界電壓變異[3]，如圖3的內框說明。
完全空乏元件的多重臨界電壓解決方案
有幾個解決方案可用於調整完全空乏型元件的臨界電壓(Vt)，以滿足性能和功耗需求。第一種方法是通道反摻雜(channel counter doping)，但在變異性有所妥協。第二種方法是使用閘極(gate electrodes)功函數(WF)：上閘極(top gate)與下閘極(bottom gate)或接地平面(GP)。相較於bulk元件，FDSOI元件的上閘極功函數僅約150mV。Webber等人提出了兩種不同金屬閘極的簡單整合，TiN和TaAlN，以及對深埋氧化層下方的兩個接地平面進行摻雜，俾使nMOS與pMOS能獲得4個臨界電壓，不加反饋偏壓如圖四a所示。使用順向反饋偏壓(forward back bias)與逆向反饋偏壓(reverse back bias)，超薄SOI與埋氧層(UTBB)基板的平面式FDSOI，使得多重臨界電壓與性能/功耗管理技術成為可能，如Liu等人所提於圖四b的證明[14]。
於FinFET元件，由於鰭外型與更緊密的鰭/閘距所產生的巨大變化，多重臨界電壓調整過程更為複雜[3]。FinFET的臨界電壓調整選擇為閘電極的功函數、通道摻雜與閘或鰭結構的尺寸。閘的分離由於獨立的閘極偏壓(gate bias)而可能，代價為增加面積(area penalty)。
元件比較
表一顯示平面式FDSOI、FinFET-SOI與 FinFET-bulk此些元件架構之間的優劣性分析總結，所有的元件都具備完全空乏型元件的優勢，例如短通道效應的改善、陡峭的次臨界擺幅(subthreshold swing, SS)以及更小的汲極引致能障下降(DIBL)特性。平面式FDSOI的最主要特徵，為由於更簡單的整合以及與現有CMOS製程的相容，讓上市時間更短。平面式FDSOI在Vdd低如0.7V時，相較於28nm與 20nm bulk製程能超越交流性能，而無須使用任何性能增強器[15,16]，不過能應用一些現有的性能增強器進行更多的增強。考量SOI成本影響，由IC知識所做的的綜合成本分析研究，總結認為相比於22nm bulk的多重臨界電壓的解決方案，由於製程簡易性，FDSOI電路提供最具成本效益的解決方案[17]。此外，由於SOI的優異隔離，會有機會整合功率元件、RF與邏輯元件，以增加系統晶片的性能和功能。對FinFET電路而言，寄生電容之影響與其變異必須加以仔細的研究，擬以高AR值獲得更高面積效率與電流的代價，可能由於寄生電容的增加而降低動態功率優勢。基本上，垂直式元件架構引入了更多的邊緣與側面，不可避免的讓元件暴露於更多的耦合與變異效應。這對元件設計給予另一層次的要求，甚至是新的限制。
結論
經過10多年的發展，完全空乏型元件的時代已經開始了。無論是平面式FDSOI或垂直式多閘極架構的完全空乏型元件，都擁有消除RDF的未摻雜通道(undoped channel)，以及極佳的閘極控制；此導致了更佳的短通道效應、陡峭的次臨界斜率、更小的汲極引致能障下降(DIBL)、更大的低場遷移率(low field mobility)以及低漏電流。發表的數據已顯示，具有窄深埋氧化層(BOX)與GP的平面式FDSOI元件，在Lg縮放到11nm節點，改善了短通道效應，同時顯示矽厚度要求大於４奈米(具備薄深埋氧化層的平面式FDSOI尺寸可縮放至11奈米節點，並滿足100mV/V的汲極引致能障下降要求)。極佳的超薄SOI與晶圓內以及晶圓間的深埋氧化層厚度均勻性，已被驗證，並預於2012年初進入量產。平面式FDSOI元件相較於其它具有相同22nm閘極長度的元件架構，已證明其低臨界電壓變異性。緊密的臨界電壓變異和陡峭的次臨界擺幅特性，可以讓電路在低電壓低功耗以低Vdd操作。相較於FinFET方案，平面式FDSOI的另一個優點，是以更簡單的整合，對性能與電源管理的多重臨界電壓(multi-Vt)解決方案和反饋偏壓能力。此外，平面式FDSOI的製程整合與現有的CMOS製程技術相容，因此能獲致較短的上市時間，在製造上並不需要額外的資本投資。此種完全空乏元件保證優異的性能─非常低功耗的高電路密度─此為攜帶型消費性電子產品如智慧手機、平板電腦和行動上網裝置領域迅速增長的一個關鍵要因。多閘極元件如FinFET的優越靜電特性，能以良好的性能和低漏電流達到最終尺寸縮放。已經宣佈於22nm節點技術，以量產製程對鰭結構與閘極尺寸進行生產和控制，但若欲擴展到CMOS藍圖的盡頭仍待證明。
致謝
Soitec、LETI、STMicroelectronics、IBM、IMEC 與Global Froundries的許多同行提供了有益的討論與建議，謹表謝意。SmartCut 為Soitec的商標。
參考文獻
1. S. Cristoloveanu et al., Chap. 4 of Handbook of Semiconductor Manufacturing Technology, 2nd edition ( 2007).
2. K. Cheng et al., "Fully-depleted extremely thin SOI technology fabricated by a novel integration scheme featuring implant-free, zero-Si-loss and faced raised S/D," VLSI Symp., pp 212-213 (2009).
3. T. Chiarella et al., "Benchmarking SOI and Bulk FinFET alternative for planar CMOS scaling succession," Solid-State Electronics 54, pp 855–860, (2010).
4. W. Schwarzenbach et al., http://www.ecsdl.org/ECST">ECS Trans., http://www.ecsdl.org/dbt/dbt.jsp?KEY=ECSTF8&Volume=35">Vol. 35, No. 5 , pp 239-245, (2011).
5. C. Maleville et al., "SmartCut technology: from 300mm ultrathin SOI production to advanced engineered substrates," Solid-State Electron. 48 (6), pp. 1055-1063 (2004).
6. O. Weber et al., "High immunity to threshold voltage variation in undoped ultra-thin FDSOI MOSFETs and its physical understanding," IEDM Tech. Digest., # 10.4 (2008).
7. O. Faynot et al., "Planar fully depleted SOI technology: a powerful architecture for the 20nm node and beyond," IEDM Tech. Digest, paper 3.2.3 (2010).
8. S. Takagi et al., "III-V/Ge CMOS on Si Platform," VLSI Symposium, pp. 147-148, (2010).
9. J.-P. Colinge, "Multiple gate SOI MOSFETs," Solid-State Electron. 48 (6), pp. 897-905 (2004).
10. T. Ernst et al., "Ultimately thin double-gate SOI MOSFETs," IEEE Trans. On ED, Vol. 50, No 3, pp 830-838, (Mar. 2003).
11. J. Kavalieros, et al., „Tri-gate transistor architecture with high-k gate dielectrics, metal gates and strain engineering," VLSI Symposium, pp 50-51, (2006).
12. A. Thean et al., "Performances and variability comparisons between multi-gate FETs and planar SOI transistors," IEDM Tech. Digest, paper 34.2 (2006).
13. O. Webber et al., "Work Function engineering in gate-first technology for multi-Vt dual gate FDSOI CMOS on UTBOX," IEDM Tech. Digest, # 27.5 (2010).
14. Q. Liu et al., "Impact of back-bias on ultra-thin body and BOX (UTBB) Devices," VLSI Symposium, pp 16-161, (2011).
15. J.L. Pelloie, "FDSOI design migration from bulk at 20nm node," FDSOI Workshop, Taiwan, (Apr.2011) (http://www.soiconsortium.org/corners/fully-depleted-soi/april-2011).
16. T. Skotnicki, "Low power and high speed at low voltage for mobile applications," FDSOI Workshop, San Francisco, (Dec 2010) (http://www.soiconsortium.org/corners/fully-depleted-soi/december-2010/index.php">http://www.soiconsortium.org/corners/fully-depleted-soi/december-2010/index.php).
17. http://www.icknowledge.com/misc_technology/SoitecReport20110709.pdf
作者
Bich-Yen Nguyen，美國德州奧斯丁化學工程學士，目前為Soitec公司高級研究員，聯絡方式：Soitec, 1010 Land Creek Cove, Austin, Texas 78733; ph.: 1-979-997-0179; email: bich-yen.nguyen@soitec.com.
Carlos Mazuré，法國Grenoble大學與德國莫尼黑科技大學物理双博士，現為Soitec公司執行副總裁兼技術長。
半導體科技/ 作者：Bich-Yen Nguyen, Carlos Mazure , Soitec, Bernin, France 日期：2012/8/1
http://ssttpro.acesuppliers.com/semiconductor/Magazine_Details_Index_Id_1376.html
-------------------------------------------------------------------------------------------------
絕緣層覆矽(SOI)晶圓：製造技術與趨勢
於1978年被提出來做為CMOS製作技術的材料以來，絕緣層覆矽(SOI) 提供了操作快速、低功率消耗、減少軟錯誤、閉鎖抑制(latch-up immunity)、製程簡化以及尺寸微小化改善等潛力優勢。
雖然早先是將SOI材料著眼於小規模的利基(niche)市場上，然而成為主流應用的契機卻已顯著地擴展開來。在過去的數年當中，已經被運用在各種類型的尖端IC應用上，諸如微處理器、伺服器、智慧電源管理(smart power)以及射頻(RF)信號處理器等等，特別是使用在部分空乏式(PD) 的矽層構造上。
隨著MOS電晶體的實體(physical)通道長度(Lg)微縮到次50奈米的世代─一路來到次10奈米的世代─CMOS元件結構的另一種替代性選擇[亦即完全空乏式(FD)超薄體]，結合多層閘極結構， 例如具有高介電常數閘極介電質、金屬電極、提高的源-汲極以及應變矽通道等架構的同鰭式場效電晶體(FinFET)，將明顯地開拓出SOI主流運用的商機[1]。
製作方法
SOI晶圓的製作[2]是透過兩個主要的途徑來進行。第一種是將氧佈植到拋光矽晶圓或磊晶圓上，正確地稱呼為氧離子植入矽晶隔離法(SIMOX)。相關SIMOX的改良方法，特別是針對低劑量氧離子的佈植(～1017 ㎝-2 SIMOX產品)，是氧的環境下藉由退火方式來達成目的。最近有一種SIMOX的變化類型稱為SPIMOX，則在佈植過程當中使用到包含H2O+、HO+及O+等水蒸汽電漿(water plasma)種類。
第二種主要的SOI製作的途徑已被廣泛地稱為晶圓貼合(bonding)方式。顧名思義，透過熱方式於第一片晶圓之上所生成的氧化矽(SiO2)而將兩片晶圓貼合在一起，之後將二片晶圓分離，第一片晶圓上方的薄矽膜(在氧化矽上)會被轉移到第二片晶圓上，通常後面的(第二片)晶圓被稱之為操作晶圓(handle wafer)。
針對晶圓的貼合方式，業已發展出許多製造和分離的方法。這些方法包括有矽晶圓的巨觀(macroscopic)研磨法或蝕刻法，一直研磨或蝕刻到達成所要的膜厚為止。一個較為複雜的方式，是在晶圓貼合之前，於等待被削薄的晶圓上加上蝕刻終止的機制。經由選擇性蝕刻劑對第一片晶圓的塊體(bulk)來進行較快速度的移除，而當達到重度摻雜的硼層、Si：Ge磊晶層或某些鍺-硼的混合區域而終止。
這樣的方式被稱之為貼合與蝕刻SOI(BESOI)製程。另外一種移除第一片晶圓塊體表面部份的機制是被稱為電漿輔助化學蝕刻(PACE)製程。這種程序所仰賴的是依據著掃描電漿蝕刻對SOI層厚度的高速對映 (mapping)，這樣的蝕刻是有選擇性地去移除在表面較厚的區域而獲得所必需的SOI層的均勻度。
另外一種晶圓貼合的變化方式被稱為智切(Smart Cut)製程(見圖示)[3]。在這個程序裡，於最終的SOI晶圓中的矽膜層[與埋入氧化層(BOX)厚度]則從初始的起始矽晶圓被劈裂開來並且被轉移到操作晶圓上面。
進行轉移層的方法時，也可以考慮採用磊晶層轉移(ELTRAN)的方式。這個方法是源自於最初被稱為完全隔離多孔性氧化矽(FIPOS)製程的改良及更新應用。多孔性薄膜是藉由電化學陽極反應所形成的。多孔性矽膜在機械強度表現上較薄弱，但保有做為其後續SOI處理時對於初始矽晶圓的單結晶度(Crystallinity)要求。藉由在氫氣(H2)中高溫退火對於在表面孔隙的封合(sealing)作用之後，在稍後SOI處理之前，會有磊晶層被沈積在多孔性矽膜的上面。
當然，也可以使用它類的層轉移方式來製作晶圓片，像是在SOI上面來製作應變矽膜層，尤其是有助於利用在結合有應變矽高速遷移特色與SOI優點的先進元件架構上。這些架構可以運用層轉移技術來達成，以便使應變矽能直接地覆蓋在絕緣層上(sSOI)，包含部分空乏式及完全空乏式兩種構造。應變矽的SIMOX步驟也已被注意到；這將是另一個有關於1300-1350℃氧化物(SiOx)退火的製程議題。
之前所述及的每一種製造程序各有其特定優勢(benefits)及傷害(detrimental)效應，通常後者將嚴重影響SOI的成本與良率問題。因為經由兩片晶圓貼合而成為SOI結構會造成額外成本增加，可利用其中之一的初始晶圓來做若干循環使用的技術方式而來加以克服(見圖示)。
過去的方法尚包括氧化鋁覆矽(SOS)，氧化鋯覆矽(SOZ)，以及從液融狀(liquid melt)的大批次再結晶過程。其他技術也包含有磊晶層過沈積(ELO)；大晶粒矽所產生的矽結晶度未必就不符合使用於元件性能及固相磊晶(SPE)的要求。
SOI膜厚趨勢
尖端應用的趨勢是需要一個頂面薄矽層(<30奈米)的完全空乏式SOI架構。在多數的情況下，對於現今SOI產品來說是似乎有需要去移除部分的的矽膜層。換言之，通常吾人得到一部分空乏式結構之後，依特定應用，針對所需要的完全空乏厚度去削薄矽層。另外，起因於BOX層所減少的熱傳導亦需要去注意到。
對單閘極完全空乏的SOI元件來說，雖然BOX層的最佳化厚度持續被提出[4]，一般來說，BOX層厚度跟閘極長度有關係。
BOX厚度值的選定，在於下列因素的考量：BOX電容值、起因於熱傳導減少的電路熱散、吸集雜質(gettering)、完整電性、晶圓製造能力、量測方式、晶圓品質與成本以及良率等等。然而對部分空乏式的SOI元件而言，BOX厚度對於元件參數的影響性較少，其厚度大約介於100-200奈米之間。
一旦半導體技術世代小於50奈米的時候，此時相對應的Lg大約在20奈米，可以預見的是SOI CMOS元件將會難以維持在部分空乏的操作模式。使用多層閘極的完全空乏操作行為將稍微放寬削薄BOX層及矽層厚度的需要性[1,5]。
量測方式(Metrology)與特性分析
對SOI晶圓材料來說，特性分析和量測方式是一項重要的挑戰。其一的關鍵實例是評估有2毫米邊削緣例外(edge exclusion)的SOI材料特性(依據2003年ITRS 規範)。針對拋光矽晶圓及磊晶矽晶圓特性所列出的微粒量測期許等級(readiness grades)尚可能無法通則化地適用到SOI晶圓。許多的SOI缺陷類型的量測方式，需要破壞性化學蝕刻，卻無法鑑別各種型態晶體的缺陷。這些不同的缺陷並非都有著相同的來源、大小或對元件良率的影響，因此可能顯現出不同的致命率(kill rates)。非破壞性及快速的方法也需要來做為量測出在SOI材料中的電性與結構性缺陷。最後，有關於應變量測方式的議題(應變與矽：鍺(Si：Ge)組成的快速空間變化，穿透(threading)與錯位差排以及其他類型晶圓缺陷的檢測，還有表面粗糙度的測量)也需要留意到[6]。
展望預測(Prognosis)
平面塊體拋光晶圓及磊晶圓，還有部分空乏式甚至及完全空乏式SOI矽材料，當Lg接近30奈米時，而且尤其是次10奈米範圍時，所呈現出短通道效應的微縮議題變得更為重要。相較於塊體矽與磊晶矽，SOI材料的相對不成熟性，會造成有關於SOI特定缺陷認知，以及其對元件性能影響和生產環境中的良率問題的重要挑戰。
以現今可被理解的物理原理範圍內，要持續微縮到18奈米技術世代(~Lg=7奈米)的信念是可以達成的。有效的非平面解決方案(Effective nonplanar solutions)必須用來修正具有多層閘極和完全空乏式SOI的超薄體電晶體與其若干的混合搭配(combinatorial mix)的重要製程議題。針對頂尖IC相關應用的SOI材料適用性顯然是加諸有摩爾定律及ITRS規範的成長期待的保證，特別是具有3D元件架構所產生其特有架構的潛在過剩(potential plethora)[7]。擁有有Lg<10奈米的終極CMOS MOSFET，可能是有輕度佈植通道(應變矽，或可能是鍺)，超薄體SOI多層閘極MOSFET(有多層鰭構造)，還有高介電常數閘極介電層、多層閘極金屬電極(接近中能階功函數)、提高的源汲極等特徵。跨越那些範疇，強調取代性的新異材料(與矽有關或除外)及元件結構性架構(與CMOS有關連或除外)將格外顯得是有其必要的。SST-AP/Taiwan
致謝
由衷感謝與Mark Gardner、Larry Larson、Byoung Hun Lee、Daniel Pham及Robin Tichy的訪談討論。Smart Cut是S.O.I TEC Silicon On Insulator Technologies 的註冊商標。ELTRAN是Canon公司的註冊商標。
參考文獻
1. H.R. Huff, P.M. Zeitzoff, "The 'Ultimate' CMOS Device: A 2003 Perspective," Intl. Conf. on Characterization and Metrology for ULSI Technology, AIP 683, pp. 107?24, 2003.
2. G.K. Celler, S. Cristoloveanu, "Frontiers of Silicon-on-Insulator," J. Appl. Phys., 93, pp. 4955-4978, 2003.
3. A. Wittkower, "Some Manufacturing Techniques for Thin Film SOI," ULSI Process Integration II, ECS PV 2001-2, pp. 495-505, 2001.
4. V.P. Trivedi, J.G. Fossum, "Nanoscale FD/SOI CMOS: Thick or Thin BOX?" submitted to Electron Device Letters, 2004.
5. H.R. Huff, P.M. Zeitzoff, "An Analytical Look at Vertical Transistor Structures," Solid State Technology, p. 59, Aug. 2004.
6. M. Bulsara, B. Standley, G. Celler, D. Myers, H.R. Huff, "Sematech Tackles Emerging Materials," Solid State Technology, pp. 50-54, Jan. 2004.
7. D.A. Antoniadis, A. Wei, A. Lochtefeld, "SOI Devices and Technology," Proc. 29th European Solid-State Device Research Conf., pp. 81-87, 1999.
欲需求更多的相關資料，可與International Sematech 的Howard Huff聯絡。地址：2076 Montopolis Dr.,Austin,TX 78741；電話：512/356-3334，電子郵件信箱：howard.huff@sematech.org
半導體科技 > 雜誌導讀 日期：2005/4/13
http://ssttpro.acesuppliers.com/semiconductor/Magazine_Details_Index_Id_34.html
全站熱搜
留言列表
